Vortrag Dr. Oppermann - Fraunhofer-Institut für Zuverlässigkeit und

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Entwicklung von Lötprozessen mit Au/Sn
für optoelektronische und höchstfrequente Anwendungen
Hermann Oppermann
Seite 1
Dept. Photonic and Power System Assembly (P2SA)
Group Optoelectronics & RF System Integration
Dr. Hermann Oppermann
[email protected]
Schmelztemperatur
356°C
AuGe12
309°C
PbAg1.5Sn1
280°C
AuSn20
232°C
227°C
221°C
217°C
199°C
SnSb5
SnCu0.7
SnAg3.5
SnAg4Cu0.7 AuSn90
SnZn9
183°C
PbSn63
157°C
143°C
138°C
In
InAg3
SnBi58
SnIn52
118°C
Zugfestigkeit
270 MPa
185 MPa
Seite 2
[email protected]
55 MPa
50 MPa
40 MPa
25 MPa
12 MPa
5 MPa
2 MPa
Das AuSn-Lot
AuSn20
AuGe12
SnZn9 SnBi58
SnAg3.5
PbSn63 SnSb5
PbAg1.5Sn1
SnIn52 Sn100
InAg3
In
Vorteile:
• flussmittelfreies Löten
• gute Benetzung
• kriechbeständig
• korrosionsbeständig
• kompatibel zu Gold
Flussmittelfreies Löten
besonders geeignet für
die Optoelektronik
Au-rich
Sn-rich
278°C
252°C
e2
p: η↔ε+L1
L1+Au→ε
217°C
e1
Seite 3
[email protected]
Die Bonding von Hochleistungs-Laserbarren
Einzel-Laser auf DiamantWärmespreizer (p-side down)
400 x 600 x 100 µm³
Seite 4
Laserbarren p-side down auf CuW
Wärmespreizer und Mikrokanalkühler
10000 x 600 x 100 µm³
Laserbarren: 30 bis 100 W optische Ausgangsleistung und 30 bis 100 W
thermische Verluste ~10 W/mm² oder 1000 W/cm²; Tjunct < 70°C
[email protected]
Stefan Weiss
2,0
Bonden dünner Schichten: AuSn auf
Cu, Ni, Pd, Pt
AUSNPd 65-25-10
1,5
1,0
0,5
heat flow [mW]
0,0
-0,5
-1,0
-1,5
1.heating
1.cooling
-2,0
-2,5
-3,0
-3,5
-4,0
260
270
280
290
300
310
320
330
340
350
360
temperature [°C]
Pd
90
10
20
80
30
70
Sn
40
60
50
40
70
30
80
Sn
Sn+
AuSn4 (Pd)
+ PdSn 4(Au)
10
20
PdSn(Au)
+AuSn(Pd)
+AuSn 2(Pd)
PdSn (Au)
3
AuSn (Pd) +
2
AuSn (Pd) +
4
90
Pd
60
%
at.
at.
%
50
20
30
10
40
50
60
70
80
90
Au
at. % Au
Sabine Nieland
Cu
Cr
Ni
Pt
Pd
10
8
1/2
ln (k (µm/h ))
thickness of intermetallic (µm)
Reaktion des AuSn-Lots mit Barriere-Metallisierungen
6
4
2
0
0
5
10
15
20
25
30
35
1/2
square root of time (h )
Seite 6
[email protected]
40
45
50
-2,1
-2,2
-2,3
-2,4
-2,5
-2,6
-2,7
-2,8
-2,9
-3,0
-3,1
-3,2
-3,3
-3,4
-3,5
-3,6
Ni
Pd
Pt
0,00210 0,00215 0,00220 0,00225 0,00230 0,00235 0,00240
1/temperature (K)
Sabine Nieland
Fehleranalyse am Übergang AuSn auf Ti/Pt (InP Laser)
REM-Ansicht nach Ätzen des
GaAs. Es zeigen sich dunkle
und helle Bereiche.
Barriere hat sich aufgelöst.
Laser, GaAs
Metallisierung
solder
Ätzen
Au5Sn oder ζ Typ Au83 Sn11 Ti6
AuSn oder δ Typ: Au56 Sn33 Pt11
Rafael Jordan
Seite 7
[email protected]
Optoelektronische Module
Optical Submount Assembly OSA
optical fibre
• Optischer Strahlengang incl. Spiegel und
Niveauanpassung sind in die Siliziumbank
integriert
• Elektrische Anschlüsse und
Lotlandeflächen auf Silizium realisiert
• Weniger Komponenten (keine Podeste,
keine Zusatzhalterung für Fasern)
• Nur eine Lotsorte (AuSn)
• Lot auf der Siliziumbank aufgedampft
• Genaue Montage der Monitor-Diode zum
geätzten Spiegel: 10 µm
• Präzisions-Montage der Laser-Diode zu
den V-Gräben: 1 µm
• Laser-Diode wird p-side down montiert
• Aktives oder passives Faser-Alignment
Seite 8
Gordon Elger
[email protected]
monitor diode
TOSA
laser diode
V-groove
silicon bench
ROSA
PIN diode
Si bench
Transmitter Optical Sub-Assembly (TOSA)
monitor diode has been removed
Seite 9
[email protected]
Receiver Optical Sub-Assembly (ROSA)
passive aligned fiber
Seite 10
[email protected]
Präzisions-Montage von Optischen Sub-Assemblies
10 Gb/s Ethernet Receiver-Modul
mit freundlicher Genehmigung von MergeOptics
Seite 11
[email protected]
Hermetische Verkapselung
• galvanisch abgeschiedene
Ringstrukturen,
• verschiedene Formen und
Breiten
Seite 12
[email protected]
AuSn auf Ni
AuSn auf Au
Flip-Chip Selbstjustage
Kostengünstige Flip-Chip
Flip-Chip PIN Diode
InP Laser-Diode
Montage:
• Au+Sn Wafer Bumping
• Lot umschmelzen auf dem Wafer
• Vereinzelung
• einfache Pick & Place
Bestückung
• flussmittelfreies Löten im Ofen
InP flip chip PIN diode
• Selbst-Zentrierung
V grooves
Si substrate
optical fibre
Seite 13
[email protected]
AuSn Bump Reflow für die Flip Chip Montage
Metallurgische Reaktionen: Au + Sn → AuSn20
270 °C
279 °C
Seite 14
[email protected]
282 °C
278 °C
AuSn Bump Reflow
Metallurgische Reaktion (DSC)
5
214 °C
4
heat flow [mW]
3
eutectic reaction
Sn + AuSn4 -> L
eutectic reaction
AuSn+AuSn5 -> L
peritectic reaction
AuSn4 + L -> AuSn2
281 °C
2
251 °C
1
314 °C
0
-1
-2
AuSn-Bumps,
10 K/min,
1. heating
-3
180
200
Seite 15
220
exothermic reaction:
decomposition of AuSn2
279 °C
240
260
280
300
320
temperature [°C]
[email protected]
Optische Schalter für schnelles Schalten großer Datenmengen
• 64x64 Nichtblockierende Schalter
• Phasengesteuerte Strahlauslenkung
(Optical Phased Array)
• Schaltzeit < 20 nsec
• Vollständig integriert in IP Router
• Telecordia geprüft
20 ns
Seite 16
[email protected]
Schaltprinzip
• Laufzeitänderung durch elektrisches Tuning
des Brechungsindex
• Strahlauslenkung im freien Raum
Einzelner Deflektor
128 Wellenleiter
Seite 17
mit freundlicher Genehmigung von Chiaro Networks Ltd.
[email protected]
Optische Schalter für schnelles Schalten großer Datenmengen
GaAs Chip,
Dimension 31x12 mm²
2048 optische Wellenleiter
2608 AuSn Bumps
GaAs OEIC, Wellenleiter
AuSn Bump
Keramik Substrat
Seite 18
[email protected]
by courtesy of
Chiaro Ltd., Israel
Bumps mit dickeren Lotschichten
as plated
Sn
AuS n4
AuS n2
IMC
Au
AuS n
aged at 200°C
for 4 hours
transforms
Sn to AuSnx
Au
directly
Eutectic Au80Sn20 reflowed
AuSn and
AuSn2
reflowed after aging
Au
Seite 19
[email protected]
Passive Justage – Selbstzentrierung mit Anschlägen
Laser chip
PLC
Laser Diode platzieren
Z
Lot schmelzen, benetzen
Y
X
Seite 20
[email protected]
Laser erreicht seine Position
Passive Justage
mechanische
Anschläge und
AuSn Bumps
grobe Vorpositionierung
Selbstzentrierung
während des
Lötprozesses
Seite 21
[email protected]
Flip-Chip Montage kleiner Bumps mit hohem Goldsockel
Vollständig umgewandelt in ζ Phase (Au5Sn)
Seite 22
[email protected]
AuSn Mikro-Bumps
Projekt mit JoiLIT (Tokyo)
• Pixeldetektoren mit hoher
Anschlussdichte
• Hochfrequenz-Anwendungen
Matthias Hutter, Maria von Suchodoletz,
Tina Thomas, Hermann Oppermann,
Katrin Scherpinski, Gunter Engelmann
Seite 23
[email protected]
Bumping und FC Montage von 77 GHz Radar Frontend Sensors
(Automotive)
Galvanisch abgeschiedene
AuSn Bumps
Seite 24
[email protected]
AuSn Bumps nach
dem Umschmelzen
Röntgenbild nach der
Montage
77 GHz
Radar Frontend Sensoren
Seite 25
... auf LTCC Keramik-Substraten:
Cu/Ni/Au Metallisierung
[email protected]
77 GHz Radar-Module
Projekt KomModul
(UMS, FBH, IAF, IZM)
79
freq (GHz)
78
Matthias Klein, Matthias Hutter, Nicole Schmäck,
Hermann Oppermann, Gunter Engelmann,
Michael Töpper, Jürgen Wolf, Oswin Ehrmann
Seite 26
[email protected]
77
W-band oscillator
before after assembly
5s5
7s5
9s5
76
75
0
2
4
6
Vd (V)
8
10
AuSn Flip-Chip für 100 GHz schnelle Photodetektoren
HF Testvehikel
Projekt HF-OEAVT
(HHI, IZM)
InP
HF Testchip (InP)
bis 110 GHz
Si
Si / Cu / BCB / Au / BCB
Seite 27
Rafael Jordan, Matthias Hutter,
Maria von Suchodoletz,
Hermann Oppermann, Gunter
Engelmann, Michael Töpper,
Jürgen Wolf, Katrin Scherpinski,
Kerstin Orth, Lothar Dietrich
[email protected]
Zuverlässigkeit von HF-Modulen
77 GHz Radarsensoren, Automotive Cruice Control (ACC)
GaAs HF Test Chip
- Au & AuSn Bumping
Dünnfilm-Substrate BCB
- Cu / BCB / Au / BCB
Flip Chip Bonding AuSn
- Underfill
- Zuverlässigkeitstest
0,6
Cumulative Failure logln(1/(1-F))
0,4
0,2
0,0
-0,2
100
1000
Cycles
-0,4
-0,6
-0,8
-1,0
-1,2
-1,4
Seite 28
[email protected]
A 30 µm
B 50 µm
C 30 µm
A underfilled
B underfilled
C underfilled
Ergebnisse aus Zuverlässigkeitstest
Ri
ch
tu
n
g
zu
rC
hi
pM
itt
e
Fehleranalyse von Flip-Chip Testvehikeln
Unvollständiger Ermüdungsbruch
Seite 29
Nach Zugtest, Blick vom GaAs
Delamination zwischen TiW und Au Bump
[email protected]
Ergebnisse aus Zuverlässigkeitstest
Fehleranalyse von Proben mit UNDERFILLER:
IR Bilder durch das Silizium: Risse in
der Leiterbahn unter dem Underfiller
Seite 30
[email protected]
Querschliff: Riss entsteht zwischen
Underfiller und Chipkante und
trennt die Leiterbahn
Wafer Level Montage
High Brightness Flip Chip LED
576 dice assembled on 4" Si wafer
Flip-Chip LED Submount auf Metallkern-Leiterplatten
LED
AlN submount
cross-section of assembled LED -package
vias
AlN submount
SnAg3.5
LED bumps
Underfiller
solder balls
Metal Core + Thermoclad
x-ray image of assembled led-package
Seite 32
[email protected]
cross-sction of one bump
Packaging von High Brightness
LEDs für Frontscheinwerfer
• Entwicklung eines Gehäuses auf AlN-Basis
• LED Montage und Kontaktierung
• Herstellung und Applikation einer Konverterfolie
für die Weißlichterzeugung
• Montage der LED-Gehäuse auf MetallkernLeiterplatten
EU-Projekt ISLE
Rafael Jordan, Maria von Suchodoletz,
Hermann Oppermann, Jörg Bauer
Seite 33
[email protected]
High Brightness LEDs – Entwicklungsziele
Lichteffizienz verbessern:
• Höherer Brechungsindex des Verkapselungsmaterials
• gleichmäßige Phosphor-Verteilung für weißes Licht
Lebensdauer erhöhen:
• Geringere Degradation der Verkapselung durch UV
(Transparenz)
• Verbesserung des Phosphor
• Bleifreie Lote für Montage auf Metallkern-Leiterplatte
Kosten senken:
• Reduktion des thermischen Widerstands für höhere
Leistungen und Leistungsdichten
Seite 34
[email protected]
Wann ist der Einsatz von AuSn-Lot von Interesse?
flussmittelfeie Montage ☺
korrosionsbeständig ☺
kriechbeständig ☺
kompatibel zu Au, Pt, Pd, Pd/Ag ☺
kompatibel zu Ni/Au ☺
hohe Festigkeit ☺
keine plastische Deformation
hoher Schmelzpunkt ☺
geringes Phasenwachstum ☺
keine Kontaminationen oder Reinigung
Hermetizität
langzeitstabil
Dünnfilm/Dickfilm Substrate, GaAs, InP
starre und flexible Leiterplatten
Test, Transport, Handling, Ermüdungsfestigkeit
kompensiert durch Goldsockel
Hochtemperaturanwendungen
Hochtemperaturanwendungen
Au/Sn Anwendungen:
• Optoelektronik, HF, MEMS, hermetische Verkapselung, hohe Temperaturen
Aus den Anforderungen abgeleitete Aufgaben:
• Auswahl von Bondprozess, Lotzusammensetzung und Metallisierungen
Seite 35
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Vortrag Dr. Oppermann - Fraunhofer-Institut für Zuverlässigkeit und

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