High-k 유전박막 MIS(Metal-Insulator

工學碩士學位 請求論文
High-k 유전박막
MIS(Metal-Insulator-Semiconductor) 커패시터의
플라즈마 Etching Damage에 대한 연구
Plasma Etching Damage of High-k Dielectric
Layer of M IS(Metal-Insulator-Semiconductor)
Capacitor
2004年 2月
仁荷大學校 大學院
情報通信工學科
梁 承 國
工學碩士學位 請求論文
High-k 유전박막
MIS(Metal-Insulator-Semiconductor) 커패시터의
플라즈마 Etching Damage에 대한 연구
Plasma Etching Damage of High-k Dielectric
Layer of M IS(Metal-Insulator-Semiconductor)
Capacitor
2004年 2月
指導敎授
朴 世 根
이 論文을 碩士學位 論文으로 提出함
仁荷大學校 大學院
情報通信工學科
梁 承 國
이 論文을 梁承國의 工學碩士學位 論文으로 認定함.
2004 年
主審
副審
委員
2 月
요
약
50nm급 이하의 차세대 MOSFET에서는 기존의 gate dielectric으로 사용
되었던 SiO2의 물리적인 두께의 한계로 인하여 그 신뢰성이 감소하게 되었고
이에 따라 고유전율 게이트 유전체가 대두되게 되었다. 또한 기존에 사용되
었던 poly-si전극도 poly-Si내의 공핍층(Poly Depletion)이 존재하게 되어 약
0.4nm정도의 유효두께를 증가시키는 단점을 가지므로 트랜지스터의 성능을
저하시키는 원인이 되었다. 또한 차세대 집적화에 따른 미세화 패턴은 건식
식각 공정 시 유발되는 플라즈마 damage에 큰 영향을 미치게 되므로 이러한
기술적 장벽은 필수적으로 해결해야 하는 문제이다. 따라서 본 논문은 이러
한 기술 장벽을 넘기 위한 일환으로 Pt을 전극으로 Al2O3를 Insulator로 사용
하여, MIS(Metal-Insulator-Semiconductor) 커패시터의 제작하고 공정집합 측
면을 위해서 일괄식각공정의 경우에 따른 건식 식각 시 발생하는 플라즈마
damage에 대하여 연구 하였다. 먼저 reference 시료의 MIS 커패시터의 C-V
와 I-V 특성을 측정한 결과와 이론치와의 비교를 통하여 reference 데이터의
신뢰성을 확인하였고, 반응성 이온 식각(RIE : Reactive Ion Etch) 장비를 사
용하여 금속 층인 Pt와 절연층인 Al2O3를 일괄적으로 식각하는 공정을 수행하
여 플라즈마 damage에 대한 영향을 조사하였다. 그 결과로 RF power를 증
가시킴에 따라 그 특성이 안정적인 경향을 보였고, RF power가 낮은 경우에
서의 플라즈마 damage 원인을 분석하였으며, 패턴의 크기가 감소함에 따라
leakage current가 증가하는 것을 확인 할 수 있었다. 또한 이러한 플라즈마
damage를 통한 leakage current의 원인으로 전기적 damage와 물리적인
damage 영향으로 나누어서 분석해 보았다
- i -
Abstract
The existing gate dielectric material of SiO2 faced the physical limits at the next
generation MOSFET whose gate size is less than 50nm. The high-k dielectric
materials is suggested as an alternative gate dielectric material. In addition, the
poly depletion in the poly-si which has been widely used as an electrode
enlarge the effective thickness about 0.4nm and this increasement deteriorates
the transistor performance. The plasma damage during plasma etching process
is critical problem at the fine pattern. In this paper, we manufactured MIS
(Metal-Insulator-Semiconductor)
capacitor using Al2O3 insulator and Pt
electrode in order to suggest the solution for above mentioned problem. And we
studied the plasma damage effect on both metal and dielectric layer under the
same conditions with the process integration concept. First, we verified
confidence of reference data through comparing theoretical result with
measured result of MIS capacitor's C-V and I-V plot characteristics. We also
studied the influence of plasma damage on etching metal part, Pt and insulation
part, Al2O3 in a lump by using RIE(Reactive Ion Etch). The result showed that
the C-V and I-V plot characteristic becomes stable as RF power goes up. We
analyzed the cause of plasma damage in the case of low RF power. We verified
that leakage current increases as pattern gets smaller. divided leakage current
into two parts as electric damage and physical damage influence.
- ii -
목
차
요 약 ············································································································ ⅰ
Abstract ······································································································· ⅱ
그림 목차 ···································································································· ⅴ
표 목차 ········································································································ ⅹ
Ⅰ. 서 론 ······································································································· 1
Ⅱ. 본 론 ······································································································· 4
1. 플라즈마 식각 ····················································································· 4
2. 플라즈마 손상 ····················································································· 9
3. High-k와 Gate electrode ································································ 14
4. 연구 결과 및 고찰 ··········································································· 16
(1) Pt/Al2 O 3 /Si 구조의 MIS 커패시터 제 작 ························· 16
(2) Reference 시편의 측정 ··························································· 20
(3) Flatband voltage 계산 ···························································· 22
(4) 플라즈마 식각공정을 이용한 시편 제작 ························· 26
Ⅲ. 결 론 ····································································································· 33
Ⅳ. 참고문헌 ······························································································· 35
- iii -
그 림 목 차
그림 1-1. 네 가지 주된 식각 반응기구 ·················································· 7
그림 1-2. RIE(Reactive Ion Etching) 반응로 개략도 ·························· 8
그림 2-1. 플라즈마 손상의 기본 메카니즘 ·········································· 12
그림 2-2. 트랜지스터 구조에서 안테나 효과에 의한 F-N 터널링
······················································································································ 13
그림 4-1. 각 테스트 패턴의 형태 ·························································· 18
그림 4-2. RIE에서의 일괄 식각 공정도 ·········································· 19
그림 4-3. Sputtering을 이용한 reference 시편 제작도 ············· 19
그림 4-4. Reference 시료의 C-V 특성 곡선 ·································· 20
그림 4-5. Reference 시료의 I-V 특성 곡선 ··································· 21
그림 4-6. C-V 특성 곡선 ········································································· 24
그림 4-7. 이론치를 토대로 그려진 C-V 특성 곡선 ··························· 25
그림 4-8. RF power 200W, Ar/Cl2 플라즈마 식각후의 C-V 특성
곡선 ·············································································································· 29
그림 4-9. RF power 200W, Ar/Cl2 플라즈마 식각후의 I-V 특성
곡선 ·············································································································· 29
그림 4-10. 패턴 1, 2, 3을 동시에 식각하는 경우의 damage 개념도
················································································································· 30,31
- iv -
그림 4-11. RF power 300W, Ar/Cl2 플라즈마 식각후의 C-V 특성
곡선 ·············································································································· 32
그림 4-12. RF power 300W, Ar/Cl2 플라즈마 식각후의 I-V 특성
곡선 ·············································································································· 32
- v -
표 목 차
표 1. 2001 ITRS에 보고된 차세대 MOSFET의 집적화 및 scaling
추세 ·············································································································· 15
표 2. 각 전극 패턴과 둘레길이 ····························································· 18
표 3. 이론치와 reference 데이터와의 비교 ········································· 25
- vi -
Ⅰ. 서 론
1947년 벨연구소에서 transistor가 처음 개발된 이후 반도체 칩의 계속적
인 집적화는 비약적인 추세로 발전되어왔다. 이러한 발전 추세는 인텔의 공
동 창업자인 Gorden Moore가 1965년에 주장한 “한 칩에 집적되는 트랜지스
터의 수는 매 18개월 마다 두 배로 증가한다.”는 Moore의 법칙으로 잘 설명
된다. Moore의 법칙은 트랜지스터의 집적도 뿐만 아니라 트랜지스터의 소형
화의 추세에도 동일하게 적용되고 현재까지 트랜지스터의 소형화는 기존 소
자의 scaling down 방식에 의해 계속 발전되어 왔다. 따라서 이러한 반도체
소자의 미세화 소형화를 위해 반도체 소자의 최소선폭은 급격히 감소할 것으
로 예상되며 이러한 요구에 따라 반도체 소자의 주류를 이루고 있는 Si
MOSFET 공정에 있어서 트랜지스터는 수평적 크기뿐만 아니라 수직적인 감
소도 필연적으로 따르게 된다. 하지만 이러한 집적화에 따른 소자의 감소는
여러 가지 기술적 장벽을 안고 있다. 실제로 50nm~70nm 트랜지스터에서의
기존의 열산화막/폴리실리콘 게이트 구조는 gate leakage current, poly
depletion, boron penetration 등의 여러 가지 문제점에 봉착하고 이에 대한
해결책이 필요하다. 이러한 문제점의 극복은 기존 기술의 단순한 scaling에
의한 방법은 한계를 나타내므로 신 물질이나 신 개념 공정의 도입이 필요하
게 된다.
특히 gate leakage 문제를 해결하기 위해서는 열산화막 대신 유전율이 더
큰 high-k gate dielectrics의 도입이 필요해진다. 얇은 열산화막의 경우 direct
tunneling current에 의해 높은 누설 전류를 나타내고 두께가 얇아질수록 기
- 1 -
하급수적으로 증가한다. High-k gate dielectrics의 도입은 열산화막 대비 동
일한 전기적 유효 두께를 가지나 물리적 두께는 더 두꺼운 게이트 절연막을
사용할 수 있음으로 게이트 누설전류를 억제할 수 있게 된다.[1] Gate
leakage current 억제는 단순히 저 소비전력을 위한 선택적 측면이 아니라 집
적도 향상에 따른 전력소모 증가에 기인한 온도상승에 의한 소자 파괴를 방
지하기 위한 필수 사항이다. Gate dielectrics은 앞으로 소자 크기가 축소됨에
따라 해결해야 될 가장 어려운 문제점 중 하나로 인식되고 있다. 이러한 문
제를 극복하기 위해 다양한 high-k 물질이 연구되고 있다. 대표적으로 연구
되고 있는 고유전율 물질로는 HfO2, ZrO2, Ta2O5, TiO2, Y2O3 등이 있다.[2]
게이트 전극 또한 향후의 소자 크기 축소를 위해 매우 중요한 부분이다.
차세대 트랜지스터는 기존의 poly-Si을 사용하였을 때에 발생하는 poly-Si의
depletion문제와 boron의 비이상적인 확산에 의하여 특성의 저하가 초래되기
때문에 새로운 metal gate electrode가 필요하다.[3] 새로운 고유전율의 게이
트 유전박막에 적합한 gate electrode는 적합한 threshold voltage를 제공하는
동시에 새로운 산화물과의 반응성이 없어야 한다. Pt와 같은 귀금속 혹은
TiN, TaN등과 같은 질화물이 차세대 게이트 전극물질 대상으로 연구되고 있
는 중이며 본 연구에서는 gate stack 형성을 위한 식각공정에 적합한지 여부
를 확인 하고자 한다.
한편, 트랜지스터의 수직적 수평적 축소로 인하여 소형화 되어감에 따라
미세 패턴을 위한 공정 또한 필요하다. 현재 미세패턴을 위한 공정으로 플라
즈마원을 이용하는 플라즈마 건식 식각방법(Plasma Dry Etching)이 일반적으
로 사용된다. 그러나 플라즈마원을 이용하는 플라즈마 건식 식각방법은 소자
에 절연막 계면 혹은 절연막 내부에 비 고의적인 손상을 남기게 된다. 이것
- 2 -
을 플라즈마 손상(Plasma Damage)이라고 한다.[4] 게이트 절연막이나 커패시
터 절연막에 t생하는 손상은 항시 존재하는 문제이었으며 이를 완화시키기
위한 공정조건 최적화를 항상 고려하였으나, 소자가 나노급으로 축소되면서
damage 문제는 패터닝에 있어서 무엇보다도 중요한 issue가 되었다. 이러한
플라즈마 손상은 소자 내에 국부적인 쇼트를 일으키거나 문턱전압을 이동시
키고, 누설전류를 흐르게 하는 등의 문제를 야기한다. 따라서 이러한 문제를
이해하고 해결하기 위해 플라즈마 charging이나 이온으로부터 야기되는 손상
에 대한 연구가 절실히 필요하다.
본 논문에서는 50nm 나노급 소자의 고집적화에 따른 기술적 장벽을 넘기
위해 필수적으로 개발되어야 하는 high-k 절연막과 metal 게이트 전극으로써
Al2O3 고유전율 절연막과 Pt금속을 각각 선정하여 MIS 커패시터를 제작하고
건식식각 공정을 수행하였다. 그리고 공정 중에 발생할 수 있는 플라즈마 손
상 여부를 살펴보았다. 이를 위하여 I-V와 C-V 측정을 통하여 leakage
current에 의한 defect 발생위치를 bulk와 periphery로 구분하고자 커패시터
의 면적은 같고 둘레의 길이가 각각 다른 3가지 패턴을 제작하고, 게이트 금
속과 고유전율 절연막을 동시에 식각하는 공정을 수행하였다. 이를 바탕으로
식각공정에 있어 플라즈마 damage의 영향을 적게 받는 식각 최적 공정조건
의 구현을 시도했으며, 플라즈마 damage를 전기적인 damage와 물리적인
damage의 영향으로 나누어서 분석해 보았다.
- 3 -
Ⅱ. 본 론
1. 플 라 즈 마 식 각
플라즈마를 이용한 건식식각은 집적회로공정에서 가장 중요한 공정으로
자리 잡고 있다. 플라즈마란 제 4의 물질상태로 불리우며 다수의 전자와 이
온들의 집합체로서 집단운동(Collective behavior)을 하며 전기적으로 준 중성
상태를 유지하는 것을 일컫는다. 일반적으로 플라즈마 내에는 전자, 이온 및
중성 입자들이 존재하게 되는데 전자 결합에너지 보다 큰 에너지의 전자와
중성의 가스분자와 충돌함으로써 이온화가 되는 과정이 반복되면서 형성되며
다음과 같은 여러 가지 반응을 거쳐 이온과 반응성이 강한 라티칼을 형성하
게 된다.
*
Dissociation : e + AB = A + B + e
*
+
Atomic Ionization : e + A = A + e + e
*
+
Molecular Ionization : e + AB = AB e + e
*
*
Atomic Excitation : e + A = A + e
*
*
Molecular Excitation : e + AB = AB + e
플라즈마 내에서 질량차에
의해 전자는 이온보다 더욱더 빠르게 전극이나
챔버벽 쪽으로 이동하게 되며, 플라즈마 덩어리로부터 net negative current
flow를 형성하게 된다. 이러한 질량 차에 의한 음전하의 손실은 플라즈마 내
에 전위차를 형성시키며 이를 플라즈마 potential(VP)이라고 한다. 전위는
- 4 -
sheath라고 불리는 영역에서 급격히 감소하며 이곳에서 양이온들은 가속되어
1~1000eV의 에너지를 얻게 되며 이러한 이온들과 강한 화학적 활성을 지닌
라디칼들의 표면 작용에 의해 식각이 이루어지게 된다.
일반적으로 식각공정이 일어나기 위한 반응으로 그림 1-1.과 같이 네 가지
식각 메카니즘이 있다.[5]
(a) 스퍼터링 식각 (Sputtering Etching)
플라즈마 sheath에 의해 가속된 고 에너지 이온들의 박막과의 충돌을 통해
일어난다. 이때 이온은 기판과 반응하지 않는 비 반응성인 경우를 말한다. 이
온의 에너지가 표면원자 결합에너지보다 클 때 표면 원자는 표면에서 이탈되
며 식각이 진행된다. 이 반응은 선택비가 좋지 않고, 표면에 손상을 주며, 식
각에 의해 방출된 입자는 휘발성이 낮아서 부착 때문에 식각 속도가 매우 낮
다.
(b) 화학적 식각 (Chemical Etching)
플라즈마 내에서 발생된 반응성 라디칼이나 가속되지 않은 반응성 이온이
기판표면과 화학 반응을 일으켜 휘발성 있는 반응 생성물을 생성시킨다. 식
각이 계속 진행되기 위해서는 반응 생성물의 휘발성은 주변 기압보다 낮은
vapor pressure를 가져야 한다. 만일 휘발성이 낮으면 반응생성물이 표면에
남아 라디칼과 기판 물질과의 추가적인 화학적 반응을 막아 식각이 중단된
다. 이 방식에서 플라즈마의 역할은 라디칼을 공급하는 것이고, 이 반응은 화
학반응이므로 식각 방향성이 없어 등방성 식각만이 일어나지만 일반적으로
기판이나 마스크 재료와의 선택비가 매우 높다.
(c) 이온의 도움에 의한 식각 (Ion-Enhanced Energetic Etching)
- 5 -
이온 충돌을 동반한 상태에서 막과 화학적 반응을 일으키는 중성 라디칼을
이용하는 식각 방법이다. 이 경우 중성 라디칼과 이온 충돌은 에칭 상승효과
에 의해 에칭속도는 각각의 에칭 속도 합보다 매우 크게 된다. 이것은 박막
에 이온 충돌을 주면, 결정구조의 파괴 또는 변형을 일으켜, 라디칼에 의한
반응에너지 감소로 에칭 속도가 증가하는 것으로 알려져 있다. 이 식각기구
에서는 반응가스의 종류, 박막의 표면상태, 도달하는 라디칼의 유량 등에 의
해 이온의 역할이 변하며, 이온은 sheath 전압에 의해 한 방향으로 가속됨으
로 방향성 식각 특성을 갖는다.
(d) 이온 충돌과 측면 보호막에 의한 식각 (Ion-Enhanced Inhibitor Etching)
이 방식은 먼저 증착성이 좋은 가스에 의해 측면과 바닥 면에 보호막을 형
성한 후, 방향성 이온 충격으로 바닥 면의 보호막이 제거되면, 라디칼들의 화
학적 반응으로 바닥 면이 식각된다. 이러한 반응이 연속적으로 일어나 식각
이 진행된다. 이 방식은 뛰어난 이방성 식각 특성을 갖는다.
이러한 각각의 식각 특성들은 gas의 종류마다 또는 식각장비마다 그 특성
에 상당한 차이가 있다. 그 중 여러 가지 식각장비들 중에서 실험에 사용된
식각장비인 RIE(Reactive Ion Etching)의 개략도를 그림 1-2에 나타내었다.
RIE는 두 전극사이에 인가하는 전기장에 의해 플라즈마가 발생하여 플라즈
9
마 밀도는 10 cm
-3
정도로 ICP(Inductively Coupled Plasma)에 비해 비교적
낮지만 플라즈마 발생이 용이하고 dc-self bias가 높아 높은 이온 충돌효과가
필요한 공정에서 주로 사용된다. 13.56 MHz의 RF power를 사용하였으며 공
정압력은 수십에서 수백 mTorr까지 가능하다.
- 6 -
Neutral
Volatile
product
+
PR
PR
Si
Si
(a) Sputtering Etching
(b) Chemical Etching
+
Volatile
product
PR
+
Volatile
product
PR
Inhibitor
Si
Si
(d) Ion-Enhanced Inhibitor Etching
(c) Ion-Enhanced Energetic Etching
그림 1-1. 네 가지 주된 식각반응 기구
- 7 -
그림 1-2. RIE 반응로 개략도
- 8 -
2. 플 라 즈 마 손 상 (Plasma damage)
반 도 체 공 정 의 하 나 인 건 식 식 각 에 플라즈마를 도 입 한 것 은 그 리 오
래 지 않 다 . 플라즈마 손 상 은 과 거 에도 알 려 져 있 긴 했 으나 그 다 지 크
게 문 제 가 되 지 않 았 으며 그 보 고 또 한 미 미 했 다 . 하 지 만 반 도 체 의 고
집 적 화 , 극 미 세 화 가 요구되 는 최 근 에 들 어 플라즈마 손 상 은 기 술 적
장 벽 으로 작 용 하 며 최 근 에 들 어 다 시 새 롭 게 주 목받 는 분 야 이다 . 플라
즈마 건 식 식 각 을 진 행 할 때 시편 이 받 는 플라즈마 손 상 은 크 게 네 가
지 로 분 류 할 수 있 다 . 첫 째 는 플라즈마 불 균 일 에 의해 유전막에 전하
가 축 적 되 어 결 과 적 으로 막 자 체 가 파 괴 될 수 있 는 charge-up 손 상 과
둘 째 는 플라즈마 자 체 내 에 excitation된 상 태 의 물 질 들 이 방 사 하 는
UV손 상 , 그 리 고 셋 째 는 플라즈마 내 의 이온 들 이 웨 이퍼 기 판 에 충 돌
함으로써 생 기 는 physical 손 상 , 그 리 고 넷 째 로는 반 응 로 내 의 금 속
불 순 물 에 의한 contamination 손 상 등 이 그 것 이다 . 그 중 게 이트 절 연
막이나 커패시터 절 연막에 미 치 는 플라즈마 손 상 중 가 장 큰 역 할 을
하 는 것 들 은 charge-up 손 상 과 UV 손 상 으로 알 려 져 있 다 .[4]
그 러 면 먼 저 플라즈마 손 상 의 기 본 메 카 니 즘 을 이해 하 고 실 제 반 도
체 집 적 공 정 에서 플라즈마 손 상 이 디 바 이스 에 어 떻 게 영 향 을 미 치 는
지 살펴보자.
플라즈마 손 상 의 기 본 메 카 니 즘 은 플라즈마 불 균 형 에 기 한다 .[6-9]
그 림 2-1에서 의 main etch의 경 우 를 보 면 패터닝 식 각 을 위 한 전도 성
물 질 이 안 테 나 (conductor) 역 할 을 하 는 것 을 보 이고 있 다 . Trench 폭
이 넓 은 지 역 에서 의 excess plasma electrons impinging에 의해 각
- 9 -
trench에 이온 과 전자 current가 불 균 일 하 게 공 급 되 어 진 다 . 점 점 더 식
각 이 되 어 감 에 따 라서 Endpoint와 overetch에서 의 안 테 나 는 island처
럼 고 립 되 어 진 다 . 이러 한 고 립 은 trench 폭 이 넓 은 지 역 에서 부 터 들 어
오 던 전자 의 공 급 을 차 단 시키 게 되 고 , 흐 름 의 불 안 정 을 최 소 화 하 기 위
해
전자 들 을
끌어당기게
되는데
overetch에서
“Electron
Shading
Effect"[10]에 의해 서 전자 들 은 trench의 입 구 즉 , PR의 주 위 나 안 테 나
의 위 쪽 모 서 리 에 끌 려 가 게 되 고 , 이온 의 소 량 은 편 향 되 어 안 테 나 모
서 리 쪽 으로 끌 려 가 게 된 다 . 안 테 나 의 모 서 리 로 끌 려 간 이온 에 의해 서
안 테 나 의 전위 는 증 가 하 게 되 고 실 리 콘 전위 와 안 테 나 전위 의 전위 차
로 인 하 여 breakdown이 발 생 하 게 된 다 . 그 러 면 실 리 콘 내 의 전자 들 이
gate oxide를 가 로질 러 서 안 테 나 쪽 으로 이동 하 게 되 어 tunneling 전
류 가 흐 르 게 되 고 , 이러 한 이동 을 통 해 실 리 콘 의 전위 를 증 가 시키 고
반 대로 안 테 나 의 전위 를 감 소 시키 게 된 다 .
집 적 공 정 에서 플라즈마 damage가 디 바 이스 에 미 치 는 영 향 에는 주
로 “Antenna effect"[11]에 의한 gate dielectric의 손 상 에 있 다 . 현 재
DRAM에서 사 용 하 는 유전물 질 중 대표 적 인 것 이 실 리 콘 산 화 막(SiO 2 )
이다 . 실 리 콘 산 화 막은 전도 체 사 이를 분 리 하 는 절 연막이나 최 종 보 호
층 또 는 hard mask 등 으로 사 용 된 다 .
16M이나 64M DRAM에서 는
게 이트 옥 사 이드 의 두 께 가 100Å이상 인 경 우 도 허 용 되 었 으나 , 256M
DRAM이나 비 메 모 리 쪽 으로 접 근 할 수 록 80Å 이하 가 요구되 게 된 다 .
따 라서 게 이트 옥 사 이드 가 받 는 플라즈마 손 상 의 정 도 는 다 른 실 리 콘
옥 사 이드 보 다 심 하 다 . 그 림 2-2에서 볼 수 있 듯 이 gate oxide는 metal과
연결 되 어
있어,
metal층 을
건식
식각을
- 10 -
수행하게
되면
“Antenna
effect"[11]에 의해 플라즈마 전류 가 화 살 표 방 향 을 따 라 흐 른 후 유전
물 질 인 gate oxide에 전하 가 축 적 되 게 된 다 . 이러 한 전하 는 앞 서 의
gate oxide 플라즈마 식 각 시 축 적 되 었 던 전하 들 과 합 쳐 진 후 F-N
(Fowler-Nordheim) tunneling[12]을 일 으켜 gate oxide를 뚫 고 나 오 면
서 유전막에 치 명 적 인 손 상 을 입 힌 다 . 또 한 lithography, 건 식 식 각 ,
CVD, 열 확 산 등 의 여 러 공 정 이 계 속 적 으로 반 복 되 는 반 도 체 제 조 과
정 중 앞 공 정 에서 발 생 한 gate oxide 막질 의 플라즈마 손 상 은 다 음 으
로 이어 지 는 일 련 의 공 정 조 건 에 의해 회 복 되 는 경 우 도 있 지 만 때 로는
더 욱 악 영 향 을 받 게 된 다 . 이러 한 악 영 향 이 심 해 지 면 막질 자 체 의 부
분 적 손 상 을 초 래 하 며 부 분 적 손 상 은 트 랜 지 스 터의 성 능 을 떨 어 뜨 릴
뿐 만 아 니 라 심 한 경 우 실 리 콘 옥 사 이드 막질 이 완 전히 파 괴 되 어 디
바 이스 기 능 이 마비 되 는 경 우 를 초 래 하 기 도 한다 .
- 11 -
re sist
-
J eJ i
Je Ji
-
-
J eJ i
- - -
- -
Je
c o n d u c to r
S iO 2
S i su b
< Main Etch >
Ji
- -
Ji
Ji
-
Je Ji
--
J e Ji
- -
-
SiO 2
Jtn
Si sub
< Endpoint >
Je
Ji
Je
- -
Je
Ji Ji
Je
Je
Je
- - Ji- - Ji - - Ji
S iO 2
J tn
S i su b
< Over Etch >
그 림 2-1. 플라즈마 손 상 의 기 본 메 카 니 즘
- 12 -
Je
PLASMA
Plasma
Current
Metal
Layer
Photoresist
Antenna
Effect
Insulator
Layer
Metal plug
source
drain
F-N Tunneling
Gate Oxide
Si substrate
그림 2-2. 트랜지스터 구조에서 안테나 효과에 의한 F-N 터널링
- 13 -
3. High-K와 Gate Electrode
SiO2를 gate oxide로 사용한 MOS 기술은 지난 30여년간 눈부신 발전을 거
듭하여 2010년에는 45nm급 MOSFET 소자가 시 생산되리라고 2001년 ITRS
의 기술 개발 roadmap에서 예측하고 있다. [표 1] 표에서 알 수 있듯이 게이
트 절연막의 두께는 각 세대마다 약 0.7배 정도 감소하여 기존의 SiO2를 사
용할 경우 40Å이하에서 여러 가지 물리적, 전기적 한계에 직면하게 된
다.[13] 이러한 문제를 극복하기 위해 다양한 high-k 물질이 연구되고 있다.
그러나 1960년대 MOSFET의 발명 후 처음으로 게이트 레벨에서 게이트 유전
체가 열산화막에서 실리콘과 이종물질인 금속 산화물인 고유전체 막의 도입
을 검토 중이라는 것을 고려하면 상기 작업이 얼마나 어렵고, 또한 성공 시
파급효과가 클 것인지는 자명하다. 따라서 게이트 유전체는 앞으로 소자 크
기가 축소됨에 따라 해결해야 될 가장 어려운 문제점 중 하나로 인식되고 있
다. 또한 게이트 전극 또한 향후의 소자 크기 축소를 위해 매우 중요한 부분
이다. 현재 고속 동작을 위해 사용되는 로직용 트랜지스터의 경우 NMOS 및
PMOS에서 각각 게이트 전극을 N형 poly-Si과 P형 poly-Si을 이용하여
dual-work function을 갖도록 설계되어 있으나, 이 경우 dopant에 의해
poly-Si내의 공핍층이 존재하게 되어 약 0.4nm정도의 유효두께를 증가시키는
단점을 가지게 되고 또한 열처리 시 dopant의 channel 영역으로의 확산으로
인해 트랜지스터의 성능을 저하시키는 원인이 된다. 따라서 트랜지스터 제조
공정의 저온화 및 게이트 절연막과의 전기적, 열적 안정성, 그리고 낮은 비저
항 및 적절한 work function값을 가지는 물질 개발이 필요하다.
- 14 -
표 1. 2001 ITRS에 보고된 차세대 MOSFET의 집적화 및 scaling 추세
Year of first product shipment
technology node
2001
130nm
2004
90nm
2007
65nm
2010
45nm
2013
32nm
2016
22nm
DRAM half-pitch (nm)
130
90
65
45
32
22
Physcal gate length MPU/ASIC(nm)
65
37
25
18
13
9
Phycal gate length low-power logic(nm)
90
53
32
22
16
11
Power supply for high performance (V)
1.2
1.0
0.8
0.6
0.5
0.4
Power supply for low operating power(V)
1.2
1.1
0.9
0.8
0.7
0.6
Power supply for low standby power(V)
1.2
1.2
1.1
1.0
0.9
0.9
1.3-1.6
0.9-0.4
0.6-1.1
0.5-0.8
0.4-0.6
0.4-0.5
2.0-2.4
1.4-1.8
1.0-1.4
0.8-1.2
0.7-1.1
0.6-1.0
2.4-2.8
1.8-2.2
1.2-1.6
0.9-1.3
0.8-1.2
0.7-1.1
<±4
<±4
<±4
<±4
<±4
<±4
0.01
0.10
1.0
3
7
10
100
300
700
1000
3000
10000
1
1
1
3
7
10
1.5×101
2.7×102
4.0×103
1.7×104
5.4×104
1.1×105
0.11
0.57
2.19
4.55
18.75
90.9
0.0011
0.0019
0.0031
0.014
0.044
0.091
65-130
37-74
25-50
18-36
13-26
9-18
5
5
5
5
6
7
7.2
4.1
2.8
2.0
1.4
1.0
48-95
27-45
18-37
13-26
10-19
7-13
4.2
7.4
10.9
15.2
21.0
30.3
3.1×10-7
2.1×10-7
1.1×10-7
6.6×10-8
3.6×10-8
2.2×10-8
Equivalent physical oxide thickness for
high－performance Tox (nm)
Equivalent physical oxide thickness for
low－operating－power Tox (nm)
Equivalent physical oxide thickness for
low－standby－power Tox (nm)
Thickness control EOT (% 3σ )
Gate dieletric leakage at
high performance
100℃(µ A/µ m)
Gate dieletric leakage at 100℃(PA/µ m)
low operating power
Gate dieletric leakage at
low standby power
Gate dieletric leakage at
high performance
Gate dieletric leakage at
low operating power
Gate dieletric leakage at
low standy power
100℃(PA/µ m)
2
100℃(A/cm )
2
100℃(A/cm )
2
100℃(A/cm )
Gate electrode thickness (nm)
Average gate electrode sheet Rs(Ω/□)
Extension lateral abruptness (nm/decade)
Sidewall
structure
spacer
thickness
(nm)
Contact silicide sheet Rs(Ω/□)
Contact maximum resistivity (Ω­cm2)
extension
- 15 -
4. 연 구 결 과 및 고 찰
(1) Pt/Al 2 O 3/Si 구 조 의 MIS 커 패 시 터 제 작
MIS 커패시터의 제작을 위해 실험에 사용된 시료로는 (100)방향의 P형 실
리콘 웨이퍼를 사용하였다. 절연막으로는 일반적으로 고유전율 물질들은 유
전상수가 증가하게 되면 band-gap이 감소하여 누설전류가 증가하게 되거나
[14] Si과의 열적 안정성 등에서 많은 문제점을 안고 있으나, Al2O3는
band-gap이 7-8eV 이면서 유전상수가 약 8.4정도로 우수한 특성을 갖는 고유전율
절연막으로
그
특성이
안정적이고
특히
열적
안정성이
뛰어나며
mechanically hard 한 것으로 알려져 있다.[5,15,16,17] 따라서 본 실험에서는
고유전율 절연막으로 Al2O3를 ALD(Atomic Layer Deposition)장비를 사용하여
70Å 증착하였다. 전극으로는 기존의 poly-Si 전극은 depletion에 의해 절연막
의 유효두께가 증대되는 문제와 poly-Si에 도핑된 dopant가 Si 기판으로 확
산 침투하는 문제 등의 단점을 갖고 있기 때문에 본 실험에서는 열적으로 안
정하고
낮은
전기적
저항과
높은
화학적
안정성을
가지는
Pt을
dc
magnetron sputtering에 의해 1000Å 증착하여 MIS 커패시터의 전극으로 사
용하였다.
본 실험에서는 MIS 커패시터의 플라즈마 식각공정 중에 발생될 수 있는
charging damage 영향을 알아보고 패턴에 따른 damage에 대한 영향을 알아
보기 위해 그림 4-1과 같이 패턴의 면적은 같고, 둘레의 길이가 각각 다른 3
가지 테스트 패턴을 통하여 periphery부분의 영향을 다르게 한 테스트 패턴
[표 2]을 제작하였다. 반응성 이온 식각(RIE : Reactive Ion Etch) 장비를 사
- 16 -
용하여 금속층인 Pt와 절연층인 Al2O3를 그림 4-2와 같이 일괄적으로 식각하는
공정을 수행하였으며, Ar/Cl2를 주 공정 가스로 사용하였다.
플라즈마 damage의 여부의 비교와 정확한 flatband voltage shift를
위해
서 먼저 flatband voltage 공식과 threshold voltage공식을 이용하여 값을 각
각 계산하였다. 또한, 계산치와 reference 시료와 damage를 입은 시료와의
비교를 통하여 damage를 분석하였다. MIS 커패시터의 reference 시료로는
그림 4-3과 같이 Pt 전극을 shadow mask를 이용하여 형성하였다. Shadow
mask는 플라즈마 식각을 거치지 않고 패턴을 define 하기 위해서 주로 사용
된다. 그 방법은 미리 패턴이 되어있는 shadow mask를 하부 막 위에 올려
놓고 그대로 증착한 후 mask를 제거하게 되면, shadow mask 패턴의 모양을
가지고 증착한 물질이 하부 막 위에 남게 되는 방법이다. 이 방법은 플라즈
마 damage 여부를 측정하기 위한 기준 데이터인 reference 시편을 제작함에
있어 어려운 lift-off 공정보다 훨씬 용이한 장점을 가지고 있지만, lift-off와
같이 정확하게 패턴을 define할 수 없다는 단점을 가지고 있다. Shadow
-4
2
mask로 사용된 패턴의 면적은 2.1x10 cm 이며, 전기적인 특성의 측정을 위
하여 커패시턴스는 HP 4284A를 사용하였으며 leakage current는 Keithly
6517A와 HP 4145B를 이용하였다.
- 17 -
그림 4-1. 각 테스트 패턴의 형태
패턴1 : 1mm X 1mm 정사각형 패턴
패턴2,3 : line/space = 5µm/5µm,10µm/10µm
표 2. 각 전극 패턴과 둘레길이
Area
(cm2)
Circumference
(cm)
Pattern 1
Pattern 2
Pattern 3
0.01
0.01
0.01
0.4
20
10
- 18 -
그 림 4-2. RIE에서 의 일 괄 식 각 공 정 도
Shadow
Shadow
mask
mask
Shadow
Shadow
mask
mask
p-Si
AlAl2OO3
2 3
Plasma
Ar 60sccm
Pt
Pttarget
target
그 림 4-3. pt sputtering 증 착 을 이용 한 Reference 시편 제 작 도
- 19 -
(2) Reference 시 편 의 측 정
그림 4-4는 Reference 시료의 MIS 커패시터의 C-V와 I-V 특성을 측정한
결과이다. Reference 시편의 측정은 플라즈마 손상의 척도가 되는 기준 데이
터로써 전극으로 사용된 Pt를 sputtering으로 증착하면서 약간의 물리적인 손
상이 가해지기는 하지만, 그림 4-4에서 볼 수 있듯이 플라즈마 식각 방법이
아닌 shadow mask를 이용했기 때문에 비교적 안정된 C-V특성 곡선을 나타
-7
2
내고 있으며, I-V특성 또한 10 A/cm 이하의 낮은 누설전류를 나타내고 있
2
Capacitance(F/cm )
는 것을 확인 할 수 있었다.
7.0x10
-7
6.0x10
-7
5.0x10
-7
4.0x10
-7
3.0x10
-7
2.0x10
-7
1.0x10
-7
0.0
-3
-2
-1
0
1
2
3
Applied voltage(V)
4-4. Reference 시료 의 C-V 특 성 곡 선
- 20 -
-6
10
-7
10
-8
2
Leakage Current (A/cm )
10
-3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0
Applied Voltage (V)
4-5. Reference 시료 의 I-V 특 성 곡 선
- 21 -
(3) Flatband Voltage 계 산
C-V곡선은 주로 MOS 구조의 특성을 평가하기 위해서 사용된다. 그 중에
서 flatband voltage는 우리가 쉽게 측정하고 분석하기 어려운 MOS내부에
있는 산화물 전하에 대한 정보나 계면에 대한 상태를 가늠하는데 중요한 역
할을 한다. 외견상 단순한 MOS 구조에서 생기는 표면효과는 실제로는 매우
복잡하다. 금속의 일함수의 특성은 Fermi준위로부터 금속 밖으로 한 전자를
이동하는데 필요한 에너지의 항으로 정의 할 수 있다. 이러한 일함수의 특성
이 다른 두개의 물질을 접합시킴으로 해서 두 물질에 대한 일함수 차이가 생
기게 되고, 이러한 차이는 이상적인 경우에는 VFB의 값이 0이지만 이와 다르
게 실제적인 경우에는 음의 값이나 또는 양의 값을 가지게 된다. 따라서 이
러한 flatband voltage는 두 물질의 일함수와 기판의 농도 유전물질의 두께와
커패시턴스 값만 알면 손쉽게 구할 수 있고, 물질의 기본적인 데이터만 가지
고 VFB와 VT, Cmax, CFB, Cmin을 구하여 그림 4-6과 같은 C-V곡선을 그릴수가
있다. 이러한 이론을 통한 계산은 다음과 같다.
VFB = ΦM(Pt) − ΦS
= ΦM(Pt) − (χ −
Eg
kT Na
)
ln
−
2q
Ni
q
= 5.65 − (4.05 − 0.56 − 0.0259
√
VT = VFB + 2ΦF +
1017
) = 0.63V
1.45 1010
4 sqNaΦ F
CAl O
2
3
√
= 0.63 + 2
ln
0.41 +
(4
11.9
8.854 10− 14 1.6 10− 19
(8.7 8.854 10− 14 )
(70 10− 8 )
= 1.601V
- 22 -
1017
0.41 )
CAl O =
2
t
3
(8.7
=
√
8.854 10 − 14 )
= 1.1µF/cm 2
(70 10− 8 )
kT
q
=
qNa
s
LD =
CFB =
√ (11.9
1
1
CAl O
2
+
LD
3
=
s
8.854 10− 14 0.0259 )
= 13nm
(1.6 10− 19 ) 1017
1
1
(13 10− 9 )
+
−6
(1.1 10 )
(11.9 8.854 10 − 14 )
= 1.085µF/cm 2
1
Cinv =
,
x
1
+ d.t
CAl O
s
xd.t =
√2
2
3
s (2ΦF )
qNa
=
√2
(11.9 8.854 10− 14 2
(1.6 10− 19 1017 )
0.41 )
= 10.392µm
Cinv =
1
= 92nF/cm 2
1
(10.392 10− 6 )
+
(1.1 10− 6 )
(11.9 8.854 10− 14 )
이렇게 계산된 식을 통하여 나온 값을 토대로 C-V 특성곡선을 그려보면 그
림 4-7과 같은 C-V 특성곡선을 그릴 수 있으며 따라서, 계산된 식을 통하여
구한 flatband voltage 전압과 reference시편 또는 플라즈마 손상을 입은 경우
의 flatband voltage 차이를 통하여 MIS 커패시터의 플라즈마에 대한 손상을
가늠해 볼 수가 있다.
따라서, reference 시편과 이론치와의 비교는 표 3.에서 보는 바와 약간의
오차를 가지고 있다. 특히 이 중에서 flatband voltage를 비교해 보면 약
0.11V의 오차를 가지고 있다. 이러한 오차의 원인들을 살펴보면 이론치의 계
산에서
Al2O3내에서
발생하고
Si의
계면에서
- 23 -
발생하게
되는
mobile
charge(QM)와 fixed charge(QF) 그리고 interface trap charge(Qit)들을 고려해
주지 않은 No charge의 경우로 계산을 했기 때문에 아래와 같은 식에서 이
값들을 고려해 준다면 어느 정도 오차가 줄어들 것으로 사료 되며, 또한
VFB = ΦMS − (
QF
Q
Q
+ M + it )
Co
Co
Co
reference 시편을 제작할 때 사용된 shadow mask를 이용하여 sputtering할
때 전극 profile의 edge 부분이 vertical하지 않고 반구 형식으로 불가피하게
제작되었기 때문에 이런 부분 또한 오차의 원인이라 사료 된다.
CAl2O3=Cmax
C
CFB
Cinv
0
VFB
V
VT
4-6. C-V 특성 곡선
- 24 -
1.1㎌/cm2
(Cmax=CAl2O3)
C
1.085㎌/cm2
(CFB)
92nF/cm2
(Cinv)
0
VFB=0.63V
V
VT=1.601V
4-7. 이론치를 토대로 그려진 C-V 특성 곡선
표 3. 이론치와 Reference 데이터와의 비교
Cmax
이론치
Reference
데이터
VFB
VT
2
0.63V
1.688V
0.607㎌/cm2 0.475㎌/cm2 0.036㎌/cm2
0.52V
1.46V
1.1㎌/cm
CFB
2
Cinv
2
1.085㎌/cm 0.092㎌/cm
- 25 -
(4) 플 라 즈 마 식 각 공 정 을 이 용 한 시 편 제 작
MIS(Pt/Al2O3/Si) 테스트 패턴을 제작하여 RIE장비에서 RF power를 변화
시켜 가면서 일괄(Pt/Al2O3)식각공정을 수행하였다. 일반적으로 Pt 박막은 화
학적으로 안정하여 휘발성이 있는 식각 부산물을 생성하기가 어렵기 때문에
Pt 박막의 식각은 물리적인 sputtering기구에 주로 의존한다. 이러한 물리적
식각으로 인해 Pt 박막 식각 시에 발생되는 비휘발성 물질은 식각되는 패턴
측벽에 재 증착 되어 profile 형성에 어려움을 주며[18], 마스크와의 선택비도
감소시키게 된다. 따라서 Pt는 식각이 어려우며 식각을 하는 gas chemistry중
Ar은 물리적 식각에 기여하는 것으로 알려져 있기 때문에,[19-21] 이러한 물
리적 식각을 일괄식각공정의 주 반응기구로 설정하고 RF power를 200W에서
300W로 변화시켜가면서 Pt/Al2O3가 완전히 overetch 될 때까지 식각공정을
수행하면서, 식각
공정에 따른 플라즈마 손상에 대하여 C-V와 I-V를 통하여
측정하였다. 그림 4-8과 4-9 그리고 그림4-11과 4-12는 RF power에 따른 플
라즈마 식각 후의 커패시터의 C-V와 I-V 특성을 각각 측정한 결과이다. 공정
압력은 100mTorr이며, Ar/Cl2의 flow rate은 60sccm으로 고정하였다.
그림 4-8은 RF power 200W로 일괄식각공정을 수행한 후의 C-V 특성곡선
이다. flatband voltage shift나 capacitance값이 상당히 불안정안 곡선을 나타
냈으며, 데이터의 규칙성을 찾고자 많은 시편을 통해 실험한 결과 inversion
영역에서 capacitance값이 증가하는 경향을 보였는데 이러한 이유는 반전층
이 게이트 지역 밖으로 확장되어 커패시터의 전체면적이 증가했기 때문이
다.[22] 또한, reference 시편과 비교했을 경우, 식각공정을 수행한 시편들에게
서 불규칙적인 flatband voltage shift의 변화를 나타냈으며 3가지 패턴의
total capacitance 변화가 다소 높은 45nF임을 나타냈다. 이러한 변화들을 통
- 26 -
하여 식각 공정 중에 시편에 발생되는 플라즈마 damage를 가늠해 볼 수 있
었다.
그림 4-9는 RF power 200W로 일괄식각공정을 수행한 후의 I-V 특성곡선
으로 3가지 패턴에 따른 leakage current경향이 뚜렷이 나타났다. 둘레의 길
이가 20cm로 가장 길었던 패턴2가 가장 큰 leakage current를 나타냈으며 그
다음으로 둘레의 길이가 길었던 패턴3와 가장 둘레의 길이가 0.4cm로 짧았던
패턴1의 경우가 가장 작은 leakage current를 나타내었다. 따라서 leakage
current는 bulk 영역은 물론 periphery 영역에서 발생하는 것을 고려하여야
한다는 것을 실험 결과를 통해서 알 수 있었다.
이렇듯 패턴에 따른 leakage current의 차이는 다음과 같은 3가지의 메카니
즘에 의한 영향으로 볼 수 있다. 첫째는 전기적인 영향으로 플라즈마
damage에서 언급했듯이 플라즈마 damage 메카니즘을 그대로 따름을 통하여
leakage current의 원인으로 작용할 수 있고, 둘째는 물리적인 영향으로 전자
와 이온의 방향성 차이로 인하여 패턴 1,2,3을 동시에 식각 시 패턴 1과 같이
dense 하지 않은 패턴에서는 endpoint에 도달하지만 패턴 3과 2와 같이 점
점 더 dense 해지는 패턴에서는 여전히 식각이 완전하게 endpoint까지 이루
어지지가 않아서 패턴 3의 경우에는 "foot"현상을 나타내고, 가장 dense한 패
턴 2의 경우는 여전히 연결되어져 있는 즉, ARDE(Aspect Ratio Dependent
Etch-rate)[23]의 특성을 보이기 때문이며, 또한 notch[24] 현상에 대한 영향도
배재할 수가 없다. 따라서 실험 시 식각공정에서 Pt/Al2O3를
완전히
over-etching을 했다고 했지만 불균형한 플라즈마에서 그림 4-10과 같이 패턴
1에서는 "overetch", 패턴 3에서 "endpoint", 패턴 2에서 "foot"라는 현상에 대
한 영향은 배제 할 수 없기 때문에 leakage current의 원인이 될 수 있다. 셋
- 27 -
째는, 위 두 가지의 경우가 중복적으로 일어날 수 있다는 것이다.
그림 4-11은 RF power 300W로 일괄식각공정을 수행한 후의 C-V 특성곡
선이다. 그래프에서 볼 수 있듯이 200W의 경우보다는 훨씬 안정된 그래프를
얻을 수 있었다. 특히 flatband voltage shift는 reference 데이터 및 이론치와
비교했을 경우 3가지 패턴이 약 1V이내의 left-shift를 보였으며 inversion영
역에서 capacitance값이 증가하는 경향을 보이지 않는 것으로 보아서 반전층
이 게이트 지역 밖으로 확장되지 않아서 커패시터의 전체면적이 증가하지 않
았기
때문이다.
즉,
200W의
경우보다
300W의
경우가
충분한
ion
bombarding효과를 주기 때문에 그 만큼 Pt의 redeposition이 일어나지 않은
것으로 사려 된다. 또한 3가지 패턴의 total capacitance 변화가 다소 낮은
25nF임을 나타냈다.
그림 4-12의 I-V 특성 곡선을 보면, I-V의 경우에는 200W와 마찬가지로 패
턴의 둘레의 길이가 짧을수록 leakage current가 감소하는 경향을 보였으며,
2
reference 데이터와 비교 했을 경우-3V에서 1.107A/cm 의 상당한 차이를 보
였다. 따라서, 200W의 경우와 더불어 bulk 영역보다는 periphery 영역에서
더 많은 leakage current가 흐르는 것을 확인 할 수 있었고, leakage current
를 통해서 식각 공정 수행 후 시편에 상당한 damage가 가해지는 것을 데이
터를 통해 확인할 수 있었다.
끝으로 지금까지의 데이터를 통하여 RF power 300W. 100mTorr, Ar/cl2 gas
60sccm인 최적 공정조건을 확립 할 수 있었다.
- 28 -
2
Capacitance (F/cm )
1.4x10
-7
1.2x10
-7
1.0x10
-7
8.0x10
-8
6.0x10
-8
4.0x10
-8
2.0x10
-8
pattern1
pattern2
pattern3
0.0
-3
-2
-1
0
1
2
3
Applied Voltage (V)
그림 4-8. RF power 200W, Ar/Cl2 플라즈마 식각후의 C-V 특성 곡선
1
2
Leakage current (A/cm )
pattern2
0.1
pattern1
pattern2
pattern3
pattern3
pattern1
0.01
1E-3
-3.0
-2.5
-2.0
-1.5
-1.0
-0.5
0.0
Applied voltage (V)
그림 4-9. RF power 200W, Ar/Cl2 플라즈마 식각후의 I-V 특성 곡선
- 29 -
<패턴 1에서의 over etch >
<패턴 3에서의 endpoint >
- 30 -
< 패턴 2에서의 foot >
그림 4-10. 패턴 1,2,3을 동일한 조건에서 동시에 식각하는 경우의 damage
개념도
- 31 -
-7
1.2x10
-7
1.0x10
-7
8.0x10
-8
6.0x10
-8
4.0x10
-8
2.0x10
-8
pattern1
pattern2
pattern3
2
Capacitance(F/cm )
1.4x10
0.0
-3
-2
-1
0
1
2
3
Applied voltage(V)
그림 4-11. RF power 300W, Ar/Cl2 플라즈마 식각후의 C-V 특성 곡선
1
2
Leakage current(A/cm )
pattern2
pattern1
pattern2
pattern3
pattern3
0.1
pattern1
0.01
1E-3
-3.0
-2.5
-2.0
-1.5
-1.0
-0.5
0.0
Applied voltage(V)
그림 4-12. RF power 300W, Ar/Cl2 플라즈마 식각후의 I-V 특성 곡선
- 32 -
Ⅲ. 결 론
반도체 소자의 미세화 소형화를 위해 반도체 소자의 최소선폭은 급격히 감
소할 것으로 예상되며 이러한 요구에 따라 반도체 소자의 주류를 이루고 있
는 Si MOSFET 공정에 있어서 트랜지스터는 수평적 크기뿐만 아니라 수직적
인 감소도 필연적으로 따르게 된다. 하지만 이러한 집적화에 따른 소자의 감
소는 SiO2 절연막의 두께 감소에 따른 물리적 한계와 새로운 게이트 전극 채
택 및 게이트 구조를 형성하는 공정기술의 새로운 연구가 요구되었다. 특히
게이트 패터닝 에서의 건식식각공정은 새로운 재료를 다루게 되기에 이에 대
한 연구가 필요하게 되었고, 미세패턴에서의 플라즈마 damage의 영향은 점
차 크게 문제시되고 있다.[2] 따라서 본 논문은 이러한 기술 장벽을 넘기 위
한 일환으로 전극으로는 낮은 전기저항과 높은 화학적 안정성을 가지는 Pt를
전극으로 사용하였고, Band-gap이 7-8eV 이면서 유전상수가 약 8.4정도로 우수
한 특성을 갖고 있으며 열적 안정성이 뛰어난 Al2O3를 Insulator로 사용하
여,[2] MIS(Metal-Insulator -Semiconductor) 커패시터의 제작하고 공정집합
측면을 위해서 일괄식각공정의 경우 건식 식각 시 발생하는 플라즈마
damage에 대하여 연구 하였다. 플라즈마 damage를 위하여 RIE에서 일괄식
각공정을
수행하였으며,
플라즈마
damage의
여부를
관찰하기
위하여
reference 데이터를 제작하고 계산된 이론치와의 비교를 통해 데이터의 신뢰
성을 확보하였고, RF power를 증가시킴에 따른 플라즈마 damage의 변화는
RF power가 증가함에 따라 damage가 감소하는 경향을 보였다. 또한
reference시편과 플라즈마 damage를 입은 시편과의 flatband voltage의 비교
- 33 -
를 통하여 damage에 의한 flatband voltage shift를 확인할 수 있었다. 그리
고
이러한
플라즈마
damage를
나누어서
전기적
damage와
물리적인
damage 영향으로 나누어서 분석해 보았으며, 이러한 분석을 통하여 플라즈
마 damage의 메카니즘을 확보할 수 있었다.
- 34 -
Ⅸ. 참 고 문 헌
[1]
A. M. Stoneham, "Why model High-k dielectrics?," Non-crystalline
solids 303, pp. 114-122 (2002).
[2] M. Copel, M. Fribelyuk, E.P. Gusev, Appl. Phys. Lett. 76, 436 (2000).
[3]
J. Liou, R. Shireen, A. Ortiz-Conde, R. J. Garcia Sanchez, A. Cerdeira,
X. Gao, Xuecheng Zou, C. S. Ho, "Influence of polysilicon-gate
depletion on the subthreshold behavior of submicron MOSFETs,"
Microelectronics Reliability, vol. 42, pp. 343-347 (2002).
[4]
H. G. Lee, "Measurement method and principle of plasma damage,"
Chemical World, pp. 42-48 (1998).
[5]
M. Sugawara, "Plasma etching : physical basis & processes," Realize,
Tokyo (1992).
[6]
S. Fang, J. P. McVittie, "A model and experiments for thin oxide
damage from wafer charging in magnetron plasmas," IEEE Electron
Dev. Lett., 13(6), 347 (1992).
[7]
S. Fang, J. P. McVittie, "The role and 'antenna' structure on thin
oxide damage from plasma induced wafer charging," in Proc. Mat.
Res. Soc. Symp., 231 (1992).
[8]
S. Fang, J. P. McVittie, "Charging damage to gate oxides in an O2
magnetron plasma," J. Appl. Phys., 72(10), 96 (1992).
[9]
S. Fang, S. Murakawa, J. P. McVittie, "A new model for thin oxide
- 35 -
degradation from wafer charging in plasma etching," in IEEE
International Electron Device Meeting (IEDM), 61, (1992).
[10]
G. Reimbold, T. Poiroux, "Plasma charging damage mechanisms and
impact on new technologies," Microelectronics Reliability, vol. 41
(2001).
[11]
H. Shin, C. Hu, "Dependence of plasma-induced oxide charging
current in Al Antenna geometry," IEEE Electron Dev. Lett., 13(12),
600 (1992).
[12]
Kin P. Cheung, "Plasma charging damage," Springer-Verlag London
limited, pp. 66 (2001).
[13]
Jiang, O. O. Awadelkarim, J. Werking, G. Bersuker, Y. D. Chan,
"Fowler-Nordheim stressing of polycrystalline Si/oxide/Si structures :
observation of stress-induced defects in the oxide, oxide/Si interface,
and in bulk Si," J. Vac. Sci. Technol., A 15(3), pp. 875-879 (1997).
[14]
J. Robertson, "Band offsets of wide-band-gap oxides and implications
for future electronic devices," J. Vac. Sci. Technol. B 18, 1785 (2000).
[15]
D. R. Lide, "Dielectric constants of ceramics, in CRC Handbook of
Chemistry and Physics," 62th ed., edited by D. R Lide (Chemical
Rubber Corp., Boca Raton, FL), pp. E-57 (1998).
[16]
J. Robertson, "Band offset of wide-band-gap oxides and implications
for future electronic devices," J. Vac. Sci. Technol. B18, 1785 (2000).
[17]
J. Koodzey, E. A. Chowdhury, T. N. Adam, G. Qui, I. Rau, J. O.
Olwolafe, J. S. Suehel, Y. Chen, "Electrical conduction and dielectric
- 36 -
breakdown in aluminum oxide insulators on silicon," IEEE Electron
Dev. vol. 47, No. 1, 383 (2000).
[18]
M. Chiang, F. Pan, H. Cheng, J. Liu, S. Chan, T. Wei, "Dry etching
of platinum films with TiN mask in an Ar/O2 helicon wave
plasma," J. Vac. Sci. Technol. A 18(1), 181 (1999).
[19]
C. W. Chung, H. G. Song, "Study on fence-free platinum etching
using
chlorine-based
gases
in
Inductively
Coupled
Plasma,"
J.
Electrochem. Soc., vol. 144m No. 11, 294 (1997).
[20]
T. Yunogami, T. Kumihashi, "Sub-qarter-micron Pt etching technology
using electron beam resist with round-head," Jpn. J. Appl. Phys., vol.
37, No. 12B, 6934 (1998).
[21]
J. H. Kim, S. I. Woo, B. Y. Nam, W. J. Yoo, "Anisotropic etching
characteristics of platinum electrode for ferroelectric capacitor," IEEE
Trans. Electron Dev., vol. 46, No. 5 (1999).
[22] 이종덕, “집적회로 공정기술,” 대영사, Ch. 1, pp. 55-56 (1991).
[23]
K. Hashimoto, "New phenomena of charging in plasma etching :
heavy damage only through dense-line antenna," Jpn. J. Appl. Phys.,
vol. 32, No. 12B, 6109 (1993).
[24]
N. Fujiwara, T. Maruyama, M. Yoneda, "Profile control of poly-Si
etching in ECR plasma," in Dry Process symp., pp. 31 (1994).
- 37 -
감사의 글
또 다른 시작에 앞서 짧은 2년의 석사과정을 마치며 지혜로움보다는 어리
석은 지난 일들만 기억에 남는 것 같아 후회감이 밀려옵니다. 연구실 생활에
지칠 때면 도중에 그만두고 싶을 때도 있었고, 가끔 타인과의 의견충돌에 고
민하기도 했습니다. 하지만 이러한 경험이 저에게는 생각의 폭과 진리를 깨
우칠 줄 아는 슬기로움을 주었던 시간이었다고 믿고 있습니다. 비록 한창 돈
을 벌 나이에 책상에 앉아 공부 한다는 것이 심적으로 편안하지 않았고, 나
름대로 궁핍함과 경제적 어려움들이 많았지만 깊은 밤 커피 한잔을 마시며
나누었던 진솔했던 선후배와 동기들과의 대화는 저에게 한 폭의 추억으로 남
습니다. 졸업을 하지만 그래도 다행인 것은 많은 친구들과 선후배들과의 우
정을 쌓고 떠난다는 것과, 같은 분야의 인생의 동반자로써 의지할 수 있는
동지들이 생겼다는 게 가장 큰 위안입니다.
무엇보다도 제 인생에 학업의 끝이 될 수도 있는 이 길까지 뒷바라지해주
시면서 지켜봐주시고 저를 믿어주신 부모님께 기쁨의 감사 말씀을 올리며,
저를 경제적으로 지원해주며, 집안의 대소사를 장남대신 책임져 주었던 누나
들과 매형들 재롱둥이 조카들에게 감사하다는 말을 전하고 싶습니다. 또한,
반도체 분야로의 진로를 이끌어주시고, 인간 됨됨이나 학업적 능력을 한걸음
내디딜 수 있게 조언을 아끼지 않으셨던 박 세근 교수님께 감사의 말씀을 올
립니다. 또한, 후배들을 챙겨주시며, 진리의 지름길을 인도해주시던 이종근
박사님과 그리고 항상 어려운 난관에 조언을 아끼지 않았던 송호영 박사님,
진우형 그리고 진숙이 누나께도 감사의 말씀을 드리고, 인간 됨됨이의 표본
- 38 -
이자 의리의 싸나이 및 스피드의 황제 인욱이형에게도 감사의 말씀을 드립니
다. 그리고 항상 궂은일을 도맡아 하는 폼생폼사 청훈이 에게도 고맙고, 이
밖에도 후배들 스테미너 보강에 돈을 아끼지 않았던 원수형님, 똥고집 알라
or깜닛(준호), 바람둥이 헌용이형, 천재 진우, 일재, 스타계의 황제 재영, 지르
카니아 종혁이형, 기욱, 경철C, 민우C, 수범형님, 병철, 국물도 없는 용희, 은
녕, 웹디자이너 남국, 부소대장 및 만물박사 영석, 새신랑 관희, 성준, 국민대
성호C, 이 조교님 에게 감사의 말을 올립니다. 또한, 의리로 똘똘 뭉쳐있는
둘도 없는 단짝친구들인 수용이와 은영C, 성철, 웅선, 동준, 익동이와 예정이
정말 고맙습니다. 끝으로 여기에 오기까지 가장 많이 날 챙겨주고 생각해 주
고 기쁨과 사랑과 힘을 실어준 미영이에게 사랑한다는 말과 오랜 교제에도
믿고 지켜봐주신 미영이 부모님께도 감사하다는 말씀을 올리며, 이 밖에도
못난 저를 챙겨주신 여러 분들께도 이 지면을 빌어 감사하다는 말씀을 올리
며 앞으로 또 다른 시작에 최선을 다해서 실망시켜드리지 않을 것을 다짐하
며 글을 마칩니다.
2004년 1월
梁 承國
- 39 -