Abstract - Mixed Signal Circuit Design (MSC)

Ein digitaler Neuroprozessor für biologienahe neuronale Netze
von Tim Schönauer
Im Rahmen dieser Arbeit wird ein digitales Neurohardware-System vorgestellt, das
dank neuer Architekturkonzepte komplexe biologienahe neuronale Netze in Echtzeit
zu berechnen vermag. Mit biologienahen neuronalen Netzen sind hierbei neuronale
Netze gemeint, deren Neuronenmodelle das zeitliche Auftreten von
Aktionspotentialen (auch Spikes genannt) erfassen, sogenannte Spikende Neuronale
Netze (SNN). Im Gegensatz zu ratenkodierten Neuronenmodellen erlauben SNN
eine zeitliche Kodierung von Information. Neurophysiologische Experimente weisen
darauf hin, dass zeitliche Kodierung bei der Informationsverarbeitung von
Lebewesen eine wichtige Rolle spielt. Die Berechnung von SNN bringt jedoch einen
hohen Rechenaufwand mit sich. Für Bildverarbeitungsanwendungen, z. B. in der
Robotik, müssen komplexe SNN berechnet werden. Konventionelle Hardware, wie
Workstations und PCs, verfehlt dafür das Echtzeitkriterium um mehrere
Größenordnungen. Daher wird im Rahmen dieser Arbeit ein digitales
Neurohardware-System MASPINN (Memory optimized Accelerator for Spiking
Neural Networks) vorgestellt. Hauptrechenlast eines MASPINN-Boards trägt ein
Neuroprozessor-ASIC (Application Specific Integrated Circuit), der sogenannte
NeuroPipe-Chip. Dieser berechnet ein programmierbares Neuronenmodell. Dem
MASPINN-System und der hoch parallelisierten Prozessor-Architektur des
NeuroPipe-Chips liegen neue Architekturkonzepte zugrunde. Die
Architekturkonzepte zielen darauf ab Rechenlast zu reduzieren, Rechenschritte zu
parallelisieren und die Anzahl der Speicherzugriffe zu reduzieren. Dank dieser
Konzepte wird eine echtzeitnahe Berechnung eines SNN in der Größenordnung von
einer Million Neuronen möglich. Im Vergleich zu konventioneller Hardware
bedeutet dies eine Leistungssteigerung um ca. zwei Größenordnungen (Stand: Okt.
2000). Gegenüber bisheriger dedizierter Neurohardware-Systeme entspricht dies
einer Leistungssteigerung um ca. eine Größenordnung. Zur Realisierung des
NeuroPipe-Chips wurde im Rahmen der Arbeit ein Semi-Custom Design Flow
entwickelt, der von der Schaltungseingabe mit graphischem VHDL bis hin zur
Layoutgenerierung reicht. Ein Prototyp des NeuroPipe-Chips mit zwei parallel
arbeitenden, 29-stufigen Datenpfadenpiplines mit einer Taktfrequenz von 100MHz
bestehend aus 100K Gatteräquivalenten wurde in einer digitalen 0.35um CMOSTechnologie gefertigt und getestet.
Die komplette Dissertation kann in der Bibliothek der Abteilung Mikroelektronik
des Instituts für Technische Informatik und Mikroelektronik der TU Berlin (Raum
EN 424) eingesehen werden!