IPC-7093 German table of contents

IPC-7093 DE
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Leiterplatten- und Elektronikfertigung e. V.
FED - Ihr Fachverband für
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Einführung des Design- und
Verarbeitungsprozesses von
Bottom Termination
Components
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Entwickelt von der IPC Bottom Termination Components (BTC)
Task Group (5-21h) des Assembly & Joining Processes Comittee
(5-20) des IPC
Die Anwender dieser Richtlinie sind aufgefordert, an der Entwicklung
künftiger Versionen mitzuarbeiten.
Kontakt:
IPC
3000 Lakeside Drive, Suite 309S
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März 2011
IPC-7093
Inhaltsverzeichnis
1
GELTUNGSBEREICH ........................................... 1
4.3.5
Prüfung der Lötbarkeit ........................................ 24
1.1
Zweck ................................................................... 1
4.4
Kundenspezifische QF und SO (DF) ......... 24
1.2
Absicht .................................................................. 1
4.5
Ausführliche Beschreibung von
Leiterplatten-basierten LGA, QF und
SO (DF) Gehäusen ........................................ 27
4.5.1
Fertigungsverfahren für Leiterplattenbasierte Gehäuse ................................................. 27
4.5.2
Fehlerarten .......................................................... 27
4.5.3
Möglichkeiten der Kennzeichnung ..................... 27
2
MITGELTENDE UNTERLAGEN .......................... 1
2.1
IPC ........................................................................ 1
2.2
JEDEC .................................................................. 2
3
AUSWAHLKRITERIEN UND MANAGEMENT
DER BTC-EINFÜHRUNG ..................................... 2
4.5.4
Eingesetzte Materialien ...................................... 30
3.1
Begriffe und Definitionen ..................................... 2
4.6
Beschreibung handelsüblicher Ausführungen .... 30
3.1.1
Bauteile mit Unterseitenanschlüssen (BTC) ......... 2
4.6.1
3.1.2
Bestückposition ..................................................... 2
Ausführliche Beschreibung von MLF®,
MLP und MLFP™ Bauteilen ............................... 30
3.1.3
Leiterbild* ............................................................. 2
4.6.2
3.1.4
Anschlussflächenmuster* ..................................... 2
Ausführliche Beschreibung der Komponenten
LLC™ und LFCSP™ ......................................... 31
3.1.5
Mischbauweise* ................................................... 2
4.7
Verpackung und Transport .................................. 34
3.1.6
Leiterplattenbestückung ........................................ 2
3.1.7
Oberflächenmontage-Technik (SMT)* ................. 2
3.2
BTC Zusammenfassung ........................................ 2
3.3
Beschreibung unterschiedlicher
Bauteilstrukturen ................................................... 5
3.4
5
SCHALTUNGSTRÄGER ..................................... 35
5.1
Arten von Schaltungsträgern .............................. 35
5.1.1
Organische Harzsysteme ..................................... 35
5.1.2
Anorganische Trägermaterialien ......................... 36
Gesamtkosten ........................................................ 7
5.1.3
3.5
Aspekte des Design- und Verarbeitungsprzesses von BTCs Typ QF ................................... 7
Lagenstruktur (mehrlagige, sequenzielle oder
aufgebaute (Build-Up und HDI) ......................... 36
5.2
Eigenschaften von Schaltungsträgern ................. 36
3.6
Künftige Erfordernisse und Erwartungen ............. 9
5.2.1
Harzsysteme ........................................................ 36
5.2.2
Verstärkungen ..................................................... 38
ÜBERLEGUNGEN ZU BAUTEILEN ................. 10
5.2.3
4.1
Allgemeine Beschreibung verschiedener
BTC-Gehäuse ..................................................... 10
Probleme der Zuverlässigkeit beim bleifreien
Hochtemperaturlöten .......................................... 38
5.2.4
Wärmeausdehnung ............................................. 38
4.2
Ausführliche Beschreibung und ormen
für BTC ............................................................... 10
5.2.5
Feuchtigkeitsaufnahme ....................................... 39
4.2.1
Einreihige vergossene Leadframebasierte Gehäuse ................................................. 10
5.2.6
Ebenheit (Verwölbung und Verwindung) ........... 39
5.3
Endoberflächen ................................................... 40
4.2.2
Mehrreihige vergossene Leadframebasierte Gehäuse ................................................. 10
5.3.1
Heißluftverzinnen (HASL) ................................. 40
5.3.2
Organischer Oberflächenschutz – OSP
(organischer Lötbarkeitsschutz) .......................... 41
4
4.2.3
JEDEC Publikation 95 Design Guide 4.8 ........... 10
4.2.4
JEDEC Publikation 95 Design Guide 4.23 ......... 15
5.3.3
Edelmetall- Metallisierungen/Beschichtungen ... 42
4.2.5
JEDEC Publikation 95 Design Guide 4.19 ......... 18
5.4
Lötstoppmaske .................................................... 46
4.3
Ausführliche Beschreibung von QF und
SO (DF) Gehäusen ........................................ 18
5.4.1
ass- und Trockenfilm-Lötstoppmasken ............ 46
5.4.2
Fotosensitive Lötstoppmasken ............................ 47
4.3.1
Herstellungsverfahren ......................................... 18
5.4.3
Registrierung ....................................................... 47
4.3.2
Fehlerarten .......................................................... 24
5.4.4
Schutz der Durchkontaktierungen ...................... 47
4.3.3
Alternativen für die Kennzeichnung ................... 24
5.5
4.3.4
Verwendetes Material ......................................... 24
Einbeziehung einer Entwärmungsstruktur
(z.B. Leiterplatten mit Metallkern) ..................... 49
v
IPC-7093
März 2011
5.5.1
Laminationsabfolge ............................................ 51
7.5.3
5.5.2
Entwärmungspfad ............................................... 51
7.5.4
Produkt-Screeningtests ....................................... 89
5.5.3
Befestigung thermischer Anschlussflächen ........ 51
7.6
5.5.4
Thermische Durchkontaktierungen .................... 52
Kriterien für die Kontrolle des Bestückungsprozesses bei Kunststoff-BTC ............................ 89
5.6
Lotfreie Verbindungssysteme ............................. 53
7.6.1
Voids in BTC-Lötverbindungen ......................... 89
7.6.2
Lotbrückenbildung .............................................. 91
BETRACHTUNGEN ZUM DESIGN VON
LEITERPLATTEN ................................................. 53
7.6.3
Offene Lötstellen ................................................ 91
7.6.4
Kalte Lötstellen ................................................... 92
6.1
Beschreibung des BTC ....................................... 53
7.6.5
Mängelzuordnung / Prozessverbesserungen ....... 92
6.1.1
Ausführungen von BTC-Gehäusen ..................... 54
7.6.6
6.1.2
Anschlussformate ............................................... 55
Einflüsse ungenügender und/oder
ungleichmäßiger Erwärmung .............................. 93
6.1.3
Verarbeitungsbedingungen ................................. 55
7.6.7
Prüfung der Lötbarkeit von BTC ........................ 93
6.1.4
Gehäusetoleranzen .............................................. 65
7.6.8
Lotperlenfehler ................................................... 93
6.1.5
Befestigungsmethoden ........................................ 68
7.7
Instandsetzungsprozesse ..................................... 93
7.7.1
Grundlagen der acharbeit /Instandsetzung ....... 93
7.7.2
Entfernen von BTCs ........................................... 94
7.7.3
Instandsetzung von Baugruppen mit BTC .......... 94
6
7
VERARBEITUNG VON BTC AUF
LEITERPLATTEN ................................................. 71
Burn-In Tests ....................................................... 89
7.1
Anforderungen an die Endoberfläche
von Leiterplatten ................................................. 71
7.2
Konstruktion von Leiterplatten ........................... 72
8.1
Beschleunigte Zuverlässigkeitsprüfung .............. 99
7.2.1
Hinweise zum Lötvorgang .................................. 72
8.2
7.2.2
Bauteilvorbehandlung durch Trocknung ............ 72
Schadensmechanismus und Ausfall
von Lötverbindungen .......................................... 99
7.2.3
Bauteilvorbereitung für die Verarbeitung ........... 73
8.2.1
7.2.4
Lotpaste und deren Verarbeitung ........................ 74
Unterschiede zwischen beschleunigter
Prüfung von SAC und Zinn/Blei ........................ 99
7.2.5
Auswirkungen der Bauteilplatzierung ................ 78
8.2.2
Löten mit Mischlegierung ................................... 99
8.2.3
Vergussmasse ...................................................... 99
8.2.4
Chipgröße ......................................................... 101
8.2.5
Vergleich vollständiges und halbes
Ätzen des Leadframe ........................................ 101
8
Zuverlässigkeit .................................................... 99
7.2.6
Reflow-Löten und Profilieren ............................. 79
7.2.7
Einfluss des Reflowlötens auf das Material ........ 82
7.2.8
Dampfphase ........................................................ 82
7.2.9
Reinigung oder keine Reinigung ........................ 83
8.2.6
Versprödung durch Gold-/Silber-/Palladium .... 101
7.2.10 Gehäuseabstand (Standoff) ................................. 83
8.2.7
Gehäuseabstand ................................................ 101
7.3
SMD-Folgeprozesse ........................................... 85
8.3
7.3.1
Schutzüberzüge ................................................... 85
Gesichtspunkt bei der Konstruktion
der Leiterplatte .................................................. 101
7.3.2
Verwendung von Unterfüllungen und
Klebstoffen ......................................................... 85
8.3.1
Größe der Anschlussflächen ............................. 101
8.3.2
Ausbildung von Lotkehlen ............................... 102
7.3.3
utzentrennung von Leiterplatten
und Modulen ....................................................... 85
8.3.3
Dicke der Leiterplatte ....................................... 103
7.4
8.4
Prüfmethoden ...................................................... 85
Voids in der Entwärmungsfläche ...................... 103
7.4.1
8.5
Einsatz von Röntgenprüfung .............................. 85
Konstruktion für Zuverlässigkeit
(DfR – Design for Reliability) .......................... 104
7.4.2
Ultraschallmikroskopie ....................................... 86
8.5.1
Verschleißmechanismen ................................... 105
7.4.3
Messung des BTC-Abstands ............................... 87
8.5.2
7.4.4
Optische Prüfung ................................................ 87
Wechselwirkung von Kriechen
und Ermüdung .................................................. 105
7.4.5
Zerstörende Untersuchungsverfahren ................. 87
8.5.3
Mechanische Zuverlässigkeit der Lotdicke ...... 106
7.5
Prüfung und Produktverifizierung ...................... 88
8.6
Übersicht zu Verschleißmechanismen .............. 107
7.5.1
Elektrische Prüfung ............................................ 88
8.6.1
Zuverlässigkeitsfaktoren ................................... 107
Prüfumfang ......................................................... 89
8.6.2
Vorteile von Verstärkungen ............................... 108
7.5.2
vi
März 2011
8.6.3
Ausfälle durch Ereignisse ................................. 108
8.7
Konstruktion unter Berücksichtigung von
Problemen und Fragen der Zuverlässigkeit ...... 108
8.7.1
Schadensmechanismen und Fehler
von Lötverbindungen ........................................ 109
8.7.2
Lötverbindungen und Befestigungsarten .......... 109
8.7.3
Einflüsse der Kornstruktur der
Lotgrenzfläche .................................................. 109
8.7.4
Unterschiedlichkeit des globalen
Ausdehnungsverhaltens .................................... 110
8.7.5
Unterschiedlichkeit des lokalen
Ausdehnungsverhaltens .................................... 110
8.7.6
Unterschiedlichkeit des internen
Ausdehnungsverhaltens .................................... 110
8.8
Ausfall von Lotbefestigungen ........................... 110
8.9
8.10
IPC-7093
10
GLOSSAR UND VERWENDETE
ABKÜRZUNGEN .............................................. 117
11
LITERATUR ....................................................... 118
ANHANG A
Metallografische Präparation ..... 119
ANHANG B
Farbeindringmittel ......................... 122
ANHANG C
Glossar mit Abkürzungen
und deutschsprachigen
Erläuterungen ............................... 124
Bilder
Bild 3-1
Diskrete allgemeine Arten von BTC ............... 3
Bild 3-2
Quad-Flat-o-Lead ......................................... 4
Validierungs- und Qualifikationsprüfungen ...... 111
Bild 3-3
Small-Outline-o-Lead .................................. 4
Prüfmethoden .................................................... 111
Bild 3-4
Land-Grid-Array ............................................. 4
8.10.1 Mängel von Lötverbindungen ........................... 111
Bild 3-5
Typischer QF-Querschnitt ............................ 6
8.10.2 Empfehlungen für Prüfmethoden ...................... 111
Bild 3-6
BTC-Gehäuse mit Sägevereinzelung (a, b) .... 6
Bild 3-7
Dicke des MLF-Gehäuses im Vergleich
mit anderen Gehäusearten ............................... 7
Bild 3-8
Vorgabe für den Abstand der
Lötstoppmaske bei BTC ................................. 8
Bild 3-9
Beispiel für die Konstruktion einer
segmentierten Schablonenöffnung für
die Entwärmungsanschlussfläche ................... 8
9
FALLSTUDIEN ZUR MÄNGEL- UND
AUSFALLANALYSE .......................................... 111
9.1
Ausfall der Lotbefestigung ............................... 111
9.1.1
Lötstellen Abnahmekriterien ............................. 111
9.1.2
Ausfall wegen unzureichendem Lotvolumen ... 112
9.1.3
icht lötbare Anschlussfläche .......................... 112
9.1.4
icht lötbare Anschlüsse .................................. 112
9.2
Bauteilausfälle .................................................. 113
9.2.1
Bauteilverwindung ............................................ 113
9.3
Ausfall durch Entnetzung ................................. 113
9.3.1
Entnetzung von QF ........................................ 113
9.4
Bild 3-10 Empfehlung für die Schablonenkonstruktion
für 50-60% Lotpastenbedeckung der
Entwärmungsanschlussfläche (und
100% an den E/A-Anschlussflächen) ............. 9
Bild 4-1
Verschiedene Formen von BTC .................... 11
Ausfall durch Rissbildung in der
Lötverbindung ................................................... 113
Bild 4-2
Vereinzeltes LGA mit sichtbarer
Unterseite ...................................................... 11
9.4.1
Risse in Lötverbindungen ................................. 113
Bild 4-3
9.5
Bauteilausfall .................................................... 114
9.5.1
Gekipptes Bauteil .............................................. 114
Grundmodell für die Herstellung von
einreihigen Leadframe-basierten SOQF-Gehäusen ............................................. 11
9.5.2
Zustände der Anschlusskonfiguration ............... 114
Bild 4-4
Grundmodell für die Montage von
mehrreihigen QF-Gehäusen ....................... 12
9.5
Zustände der Lötverbindung ............................. 114
9.5.4
Volumen der Lötverbindung ............................. 115
Bild 4-5
Anordnung der Anschlüsse bei einreihigen
SO- und QF-Gehäuse .............................. 12
9.6
Voids ................................................................. 115
Bild 4-6
9.6.1
Voids in Lötverbindungen im Röntgenbild ....... 115
9.6.2
Voids in Lötverbindungen - Schliff
und Röntgen ...................................................... 116
Gehäuseumriss für einreihige SOund QF-Gehäuse entsprechend
JEDEC-Festlegung ....................................... 13
Bild 4-7
9.6.3
Voids in der Entwärmungsfläche ...................... 116
Varianten der Anschlusskonfiguration bei
einreihgigen SO- und QF-Gehäusen ....... 13
vii
IPC-7093
März 2011
Bild 4-8
Ungerade und gerade Anzahl
der Anschlüsse .............................................. 14
Bild 4-33 Draufsicht eines Land Grid Array (LGA)
Leiterplattennutzens ...................................... 28
Bild 4-9
Depopulationsschema für einreihige
QF-Gehäuse ............................................... 14
Bild 4-34 BTC-Fertigung auf Leiterplatten mit
Sägevereinzelung .......................................... 28
Bild 4-10 Eckanschlüsse und freiliegende
Wärmeableitfläche (Thermalpad,
Exposed Pad) ................................................ 14
Bild 4-35 MicroLeadFrame® Gehäuse mit 28
E/A von Amkor ............................................. 30
Bild 4-11
Zweireihige Fine-Pitch QF-Gehäuse ......... 15
Bild 4-12 Zweireihiges QF-Gehäuse (Draufsicht
und Seitenansicht) ......................................... 16
Bild 4-13 Layoutvarianten für äußere und innere
Anschlussreihen ............................................ 17
Bild 4-36 Das MLP von Fairchild ist ein SO mit
verbesserten thermischen Eigenschaften
für das Schalten von hohen Leistungen ........ 31
Bild 4-37 Quad o-lead Micro Leadframe Plastic
Package (MLFP) von Intersil ........................ 31
Bild 4-38 Gehäusemaße JEDEC MO-220 .................... 32
Bild 4-14 Anordnung zweireihiger Anschlüsse ............ 17
Bild 4-39 QF-Anschluss ............................................. 32
Bild 4-15 Die Positionskennzeichnung auf der
Entwärmungsfläche für A1 und B1 .............. 17
Bild 4-40 LFCSP™ (Leadframe Chip Scale Package)
von Analog Devices ...................................... 33
Bild 4-16 Beispiele für 2- und 3-reihige
QF-Gehäuse ............................................... 18
Bild 4-41 LLP™ (Leadless Package) von ational
Semiconductor .............................................. 33
Bild 4-17 Grundvarianten für 2-reihigen
Anschlussaufbau ........................................... 19
Bild 4-42 Typische Gehäusegrößen von LLC und
LFCSP ........................................................... 34
Bild 4-18 Grundvarianten für 3-reihigen
Anschlussaufbau ........................................... 19
Bild 4-43 JEDEC-Trayformat ....................................... 35
Bild 5-1
Typische Build-Up-HDI-Plattform,
2[4]2 Lagen Aufbau ...................................... 36
Bild 5-2
Vergleich des Wärmeausdehnungsverhaltens ...................................................... 39
Bild 4-22 BTC-Gehäusekonfigurationen ...................... 20
Bild 5-3
Grundschritte bei der SSD-Applikation ........ 44
Bild 4-23 Beispiel der Seite für die Chipmontage
eines Leadframes mit iPdAu-Oberfläche
für QF ......................................................... 21
Bild 5-4
SSD-Verfahrensschritte ................................. 45
Bild 5-5
Vergleich zwischen Lötstoppmaske mit
Freistellung der Durchkontaktierung und
einer Lötstoppmaske die den Restring der
Durchkontaktierung teilweise überlappen
(encroaching) ................................................ 48
Bild 5-6
Beispiel für einen planaren und verschlossenen Durchkontaktierungsschutz ................ 48
Bild 4-27 QF-Fertigung durch Stanzvereinzelung ..... 23
Bild 5-7
Bild 4-28 Vergleich von Stanz- und Sägevereinzelung
und Darstellung der Drahtbondoptionen ...... 23
Verfahren zum Schutz von
Durchkontaktierungen .................................. 50
Bild 5-8
Beispiele für den Aufbau von Leiterplatten
mit Metallkern .............................................. 51
Bild 5-9
Beispiele für gefüllte und verschlossene
Durchkontaktierungen Typ VII ..................... 52
Bild 4-19 Ausführungen der Anschlussgeometrie ........ 19
Bild 4-20 Zeichnung QF-Gehäuses ............................ 20
Bild 4-21 Mögliche Platzierung von Anschluss 1 ......... 20
Bild 4-24 Beispiel für die Seite mit der
Thermalfläche an einem QFLeadframe mit einer Schutzfolie .................. 21
Bild 4-25 QF-Fertigung mit Sägevereinzelung .......... 22
Bild 4-26 Vergossener Leadframe ................................. 22
Bild 4-29 Beispiel einer Halbätzung mit
zurückgezogenem Anschluss
und Vollätzung mit freiliegendem
Anschluss am Umfang .................................. 24
Bild 4-30 Aufbau der Metallisierungsschicht
im Vergleich .................................................. 26
Bild 5-10 Beispiel für die Entwicklung von
Schaltungen nach der lotfreien
Verbindungstechnologie ............................... 53
Bild 4-31 Detaildarstellung eines kundenspezifischen
QF .............................................................. 27
Bild 6-1
Familie von Bauteilen mit
Unterseitenanschlüssen (BTC) ..................... 55
Bild 4-32 Unterseite einer Land Grid Array (LGA)
Leiterplatte .................................................... 28
Bild 6-2
Leadframematrix eines QF mit
Unterseitenanschlüssen ................................. 55
viii
März 2011
IPC-7093
Bild 6-3
Vergleich der Konfigurationen mit
freiliegenden und zurückgezogenen
Anschlüssen .................................................. 56
Bild 6-4
Anleitung für die Gestaltung von
Anschlussflächenmuster und
DAP-Anschlussfläche ................................... 56
Bild 6-20 Röntgenaufnahme mit Voids in der
Entwärmungsfläche ...................................... 70
Bild 6-21 Lotüberstand auf der Unterseite der
Leiterplatte bei überlappten Vias .................. 71
Bild 7-1
Beispiel für wirksame Anschlussflächenmuster für Bauteile mit Anschlussflächen
auf der Unterseite .......................................... 73
Bild 7-2
Beispiel für unwirksame
Anschlussflächenmuster für Bauteile mit
Anschlussflächen auf der Unterseite ............ 73
Bild 7-3
Vergleich von BTC mit bzw. ohne
Tauch-Vorbelotung und dabei entstehende
Lötzustände ................................................... 74
Bild 6-5
Prinzip-Gehäusezeichnung für
SO mit 6 E/A .............................................. 57
Bild 6-6
Empfohlenes Anschlussflächenmusters
für JEDEC 6 E/A-SO-Gehäuse .................. 58
Bild 6-7
QF-Bauteil mit entsprechendem
Anschlussflächenmuster ............................... 58
Bild 6-8
Festlegung der Lotmenisken von Zeh
(Außen), Ferse (Innen) und Seiten ................ 58
Bild 7-4
Vergleich der Abmessungen von BTCs
mit zurückgezogenen und freiliegenden
Anschlüssen und Gestaltung von
Entwärmungsflächen .................................... 62
Zu klein bemessene Anschlussflächen auf
der Leiterplatte mit Bereichen, auf denen
die Reinzinnbeschichtung sich nicht mit
der SnPb-Lotpaste vermischt hat .................. 74
Bild 7-5
Bild 6-10 SO Raster 0,5 mm, 6 Anschlüsse, mit
Entwärmungsfläche ...................................... 63
Empfohlene Öffnungsweiten bei allgemein
verwendeten Schablonendicken .................... 76
Bild 7-6
Schablonengestaltung für Entwärmungsflächen bei BTC von 7x7 mm und 10x10 mm .. 77
Bild 7-7
Wandfläche der Pastenschablonenöffnung ... 77
Bild 7-8
Bewertung des zulässigen maximalen
Versatzes vor dem Reflowlöten .................... 78
Bild 7-9
Metall definierte Lötverbindung zwischen
Anschlussflächen .......................................... 79
Bild 6-9
Bild 6-11
Beispiel einer Verbindungskonstruktion
zwischen Entwärmungsfläche (DAP) und
Leiterplatte .................................................... 63
Bild 6-12 Einfluss von ƟJA in Abhängigkeit von
Anzahl, Verteilung und Durchmesser von
thermischen Durchkontaktierungen und
Größe des Dies für ein 36 E/A QF mit
einem Gehäuse von 9 x 9 mm und einer
Entwärmungsfläche von 7x7 mm ................. 64
Bild 6-13 Vergleich optionaler Ausführungen der
Lötstoppmaske .............................................. 64
Bild 6-14 Lötstoppmaske für (A) umlaufende
Anschlussflächen für Raster von 0,5 mm
und mehr und (B) für Teile mit 0,4 mm
Raster ............................................................ 65
Bild 6-15 Typische BTC Gehäuseabmessungen ........... 65
Bild 6-16 Einfluss der Anzahl thermischer
Durchkontaktierungen auf die
Entwärmungsleistung des Gehäuses ............. 67
Bild 6-17 Anordnung von Entwärmungsfläche und
Via-Gruppierung bei Gehäusen 7x7 mm,
48 Anschlüsse und 10x10 mm, 68
Anschlüsse .................................................... 67
Bild 7-10 Reflow Profil für Zinn/Blei-Lot .................... 81
Bild 7-11
Reflow Profil für SAC-Legierung ................ 81
Bild 7-12 Fließeigenschaften der SAC-Legierung ....... 84
Bild 7-13 Kontakt nach der Verarbeitung und
Profil der Chipträger-Lötverbindung ............ 84
Bild 7-14 Röntgenaufnahmen mit unterschiedlichen
Methoden zur Erkennung von fehlendem
Lot ................................................................. 86
Bild 7-15 Typische Röntgenaufnahmen nach der
Bearbeitung ................................................... 86
Bild 7-16 Röntgenaufnahme von Bondverbindungen
zum Chipträger (Leadframe) ........................ 86
Bild 7-17 Ultraschallmikroskopie ................................. 87
Bild 7-18 Typische Voidbildung in der
Entwärmungsfläche ...................................... 90
Bild 6-18 Vergleich der 80% Regel mit StandardRastersystemen zur Verbesserung der
Leiterbahnführung ........................................ 68
Bild 7-19 Lotpastensegmente im Vergleich mit Lotpastenpunkten bei Druck über gestöpselten
Entwärmungsdurchkontaktierungen ............. 91
Bild 6-19 Einfluss von Voids auf die
Entwärmungsleistung ................................... 70
Bild 7-20 Röntgenbilder der Voidbildung bei
Lotsegmenten und Lotpunkten ..................... 91
ix
IPC-7093
März 2011
Bild 7-21 Lotpastendruckstrategie: Segmente
(links) im Vergleich mit Lotpastenpunkten (rechts) ............................................ 92
Bild 8-8
Lotrisse infolge unterschiedlicher
Wärmeausdehnungskoeffizienten
nach 1000 Zyklen ........................................ 110
Bild 7-22 Lotpastensegmente im Vergleich mit Lotpastenpunkten - potenzielle Bildung von
Voids ............................................................. 92
Bild 9-1
Abbildung abnahmefähiger QF-Kantenanschlüsse. Sofern im Design Anschlussflächen
vorgesehen sind, die über die Breite des
Bauteils hinausreichen, sollten Lotkehlen
vorhanden sein ............................................ 111
Bild 9-2
Abbildung abnahmefähiger QF-Kantenanschlüsse. Die Lotkehlen sollten mindestens
zu 75% der Anschlussbreite sichtbar sein ... 111
Bild 9-3
Mikroschliff durch eine offene BTCVerbindung als Folge einer zu geringen
Lotpastenmenge beim Druck ...................... 112
Bild 9-4
Bild 7-28 Beispiel für das Fensterscheibenmuster
auf einer Schablone ....................................... 96
Mikroschliff eines BTC-Zuverlässigkeitsausfalls nach 1000 Zyklen als Folge einer zu
geringen Lotpastenmenge beim Druck ....... 112
Bild 9-5
Bild 7-29 Typische Metallschablone zum Drucken
auf das Bauteil .............................................. 97
icht lötbare Anschlussfläche an
LGA-Bauteil ............................................... 112
Bild 9-6
Bild 7-30 BTC-Bauteil mit Fixierung in
Schablonenvorrichtung ................................. 97
Das 3D-Röntgenbild zeigt unbenetzte
Verbindungen an einem QF ...................... 112
Bild 9-7
Abbildung nicht abnahmefähiger QFKantenanschlüsse. Der Lotanstieg ist
eingeschränkt; eine offene Verbindung
ist sichtbar. Das Bauteil „schwimmt“
über den Anschlussflächen. ......................... 112
Bild 9-8
Mikroschliff eines QF mit einer offenen
Verbindung infolge fehlender Benetzung
der unteren Anschlussfläche des QF ........ 112
Bild 9-9
Mikroschliff eines LGA mit Ausfall eines
Eckanschlusses. Die Lotpaste entwickelt
Dochteffekt am Bauteil ............................... 113
Bild 7-23 Prüfung nach dem Grundsatz Tauchen
und Schauen .................................................. 93
Bild 7-24 Prozesssimulationsprüfung ........................... 93
Bild 7-25 Lot wird bis zum Schmelzen aufgeheizt
und das BTC entfernt, bevor das Lot
erstarrt ........................................................... 95
Bild 7-26 Restlotentfernung des BTC-Bereiches ......... 95
Bild 7-27 Typische Geometrie einer durch Laser
abgetragenen Schablonenöffnung ................. 96
Bild 7-31 Über die Schablonenöffnungen wird
Lotpaste auf die Strukturen auf der
Unterseite der BTC aufgebracht ................... 97
Bild 7-32 Typische Dosiervorrichtung .......................... 97
Bild 7-33 Belotung (Bumping) unter Verwendung
einer Schablone ............................................. 98
Bild 7-34 Ausrichtungsschablone auf einer
Leiterplatte .................................................... 98
Bild 7-35 “Gebumptes” Bauteil nach Platzierung
und Reflowlöten ............................................ 98
Bild 8-1
Bumping als Bauteiloption ......................... 102
Bild 8-2
Risse in QF-Lötverbindungen nach
Temperaturschock ....................................... 102
Bild 8-3
Einfluss der Anschlussflächengröße auf
die Ermüdungslebensdauer eines BTC
mit Kantenlänge 7 mm ................................ 102
Bild 8-4
QF mit benetzbaren Flanken .................... 103
Bild 8-5
Weibull-Kurve mit Verbesserung der
Ermüdungslebensdauer der dünneren
Leiterplatte .................................................. 103
Bild 8-6
Rissbildung infolge ungleicher
Wärmeausdehnungskoeffizienten ............... 106
Bild 8-7
Darstellung der Folgen der Konzentration
von Ermüdungsschäden in der Lotverbindungsstruktur .............................................. 109
x
Bild 9-10 Konkave Verwindung an einem BTC
15x15 mm ................................................... 113
Bild 9-11
Optimale Benetzung an QFEntwärmungsfläche nach Druck
und Aufschmelzen ....................................... 113
Bild 9-12 Entnetzung an QF-Entwärmungsfläche
nach Druck und Aufschmelzen ................... 113
Bild 9-13 Schadenszustand an QF-Kantenverbindungen mit unzureichender Lotmenge in
einer Verbindung ......................................... 113
Bild 9-14 Risse in QF-Lötverbindungen nach
Temperaturschock ....................................... 114
Bild 9-15 Gekipptes BTC verursacht großen
Gehäuseabstand mit offener
Verbindung links ......................................... 114
Bild 9-16 Gekipptes BTC mit ausreichender
Höhe rechts ................................................. 114
März 2011
IPC-7093
Bild 9-17 Version mit freiliegendem Anschluss
an BTC-Bauteil ........................................... 114
Tabelle 4-4
Mängel der Leadframegehäuse und
Fehlerarten ................................................ 25
Bild 9-18 Halbätzausführung an BTC-Bauteil ............ 114
Tabelle 4-5
Endoberflächen bei Leadframes ................ 26
Bild 9-19 Kleine Lotkehle infolge fehlender
Benetzung des seitlichen Kupfers ............... 114
Tabelle 4-6
Leiterplattenbasierte Gehäusefehler
und deren Ursachen ................................... 29
Tabelle 4-7
Typische Gehäusemaße und E/A
für QF ..................................................... 33
Tabelle 4-8
Rasterabstände
und Breite der Anschlüsse ......................... 34
Tabelle 4-9
Basismaterial für die
Bauteiltypen LLC und LFCSP .................. 34
Tabelle 5-1
Parameter für übliche Dielektrika ............. 37
Tabelle 5-2
Haupteigenschaften verschiedener
Endoberflächen ......................................... 40
Tabelle 5-3
Zusammenhang zwischen Füllen/
Überlappen von Durchkontaktierungen
und der Oberflächenbearbeitung ............... 49
Tabelle 6-1
Quad-Flat-o-Lead- Toleranzziele
für die Ausbildung der Lötverbindung Quad-Flat-o-Lead-Version ..................... 59
Tabelle 6-2
Abmessungen von Gehäuse und
Anschlussflächenmuster (mit
zurückgezogenem und freiliegendem
Anschluss) ................................................. 60
Tabelle 6-3
Legende der wichtigsten mechanischen
Attribute .................................................... 63
Tabelle 6-4
Raster und Breiten von Anschlüssen ......... 66
Tabelle 7-1
Vergleich der Teilchengröße ...................... 75
Tabelle 7-2
Beispiel eines Reflow-Profils für
eutektische Lotpaste (63Sn/37Pb) ............. 80
Tabelle 7-3
Profilvergleich zwischen SnPb und
SAC-Legierungen ..................................... 80
Tabelle 7-4
Bild B1-1 BTC (links) und Leiterplatte (rechts)
nach Entfernen des Bauteils ........................ 123
Typisches Reflowprofil für bleifreie
Lotpaste (SAC305 oder SAC405) ............. 82
Tabelle 7-5
Richtwerte für die Bildung von Voids in
Entwärmungs-/Masseflächen von BTCs ... 90
Tabellen
Tabelle 8-1
Beschleunigte Prüfung für
Endnutzungsumgebungen ....................... 100
Tabelle 8-2
Wärmeausdehnungskoeffizienten für typische Materialien ........... 106
Tabelle 8-3
Typische Höhen (Verbindung) ................ 106
Bild 9-20 Seitliche Lotkehle an BTC - gute
Benetzung am Kupferanschluss .................. 115
Bild 9-21 Große Lotkehle infolge Erhöhung des
Lotvolumens ............................................... 115
Bild 9-22 Keine seitliche Lotkehle bei Bauteil mit
Anschluss auf der Unterseite ...................... 115
Bild 9-23 Sollzustand an QF-Kantenverbindung;
ein moderater Void-Anteil in den Verbindungen kann toleriert werden. Alle
Verbindungen sind aufgeschmolzen. .......... 115
Bild 9-24 Tolerierbarer Zustand von QF-Kantenverbindungen mit erhöhtem Void-Anteil in
den Lötverbindungen, jedoch innerhalb
der Abnahmebedingungen. ......................... 115
Bild 9-25 BTC-Bauteil mit großer Kantenverbindung.
ach der Schockprüfung wies die Verbindung keine Risse auf. .................................. 116
Bild 9-26 QF-Bauteil, 16 Anschlüsse, mit Voids in
Verbindungen und Entwärmungsfläche,
jedoch innerhalb der Einsatzbedingungen .. 116
Bild 9-27 QF-Bauteil mit erhöhter Bildung
von Voids bis über 30%. Könnte ein
Zuverlässigkeitsproblem werden ................ 116
Bild 9-28 Tolerierbarer Zustand von QF-Kantenverbindungen mit erhöhter Bildung
von Voids, jedoch innerhalb der
Einsatzbedingungen. ................................... 116
Tabelle 3-1
Gesamtkosten von BTCs ............................. 8
Tabelle 4-1
QF- und DF-Konfigurationen .............. 11
Tabelle 4-2
Änderung der Anschlussbreite bei
SO und QF ........................................... 15
Tabelle 4-3
Gehäusemaße und
maximal mögliche Anschlüsse .................. 16
Tabelle A1-1 Ätzmittel für verschiedene intermetallische Verbindungen ....................... 121
xi
März 2011
IPC-7093
Einführung des Design- und Verarbeitungsprozesses
von Bottom Termination Components
1 GELTUNGSBEREICH
IPC-CH-65
Das vorliegende Dokument beschreibt die Aufgaben
beim Design und der Verarbeitung von SMD- Bauteilen mit
Anschlüssen auf der Unterseite (BTC), deren Verbindungen
nach Außen aus metallisierten Anschlussflächen bestehen,
die einen integralen Bestandteil des Bauteilgehäuses
bilden. Die Verwendung der Bezeichnung “BTC” in diesem
Dokument schließt alle Arten und Formen von Bauteilen
mit Anschlussflächen auf der Unterseite für oberflächenmontierte Bauteile ein. Dazu zählen in der Industrie
verwendete Bezeichnungen wie QF, DF, SO, LGA,
MLP und MLF, die Verbindungen zwischen Oberflächen
verwenden. Der Schwerpunkt der Ausführungen in diesem
Dokument liegt auf Fragen der kritischen Konstruktion,
Verarbeitung, Prüfung, Instandsetzung und Zuverlässigkeit
von BTC.
Assemblies
Guidelines for Cleaning of Printed Boards and
IPC-D-279 Design Guidelines for Reliable Surface Mount
Technology Printed Board Assemblies
IPC-A-610 Requirements for Soldered Electrical and
Electronic Assemblies (Abnahmekriterien für elektronische
Baugruppen)
Guidelines for Accelerated Reliability Testing
of Surface Mount Solder Attachments
IPC-SM-785
IPC-1756
Manufacturing Process Data Management
Sectional Design Standard for High Density
Interconnect (HDI) Printed Boards
IPC-2226
Specification for Base Materials for Rigid and
Multilayer Printed Boards
IPC-4101
Die Zielgruppen dieses Dokuments sind
Manager, Design- und Verfahrensingenieure sowie
Operatoren und Techniker, die mit Prozessen des
Leiterplattendesigns, der Verarbeitung, Prüfung
und Instandsetzung befasst sind. Das Dokument soll
Unternehmen, die Zinn-/Blei-, Bleifreie, Klebe- oder
andere Formen von Verbindungsprozessen bei der
Montage von BTC-Gehäusen anwenden oder deren
Einführung planen, nützliche und praktische Informationen an die Hand geben.
1.1 Zweck
Obwohl das Dokument nicht alle denkbaren
Aspekte beleuchtet, werden zahlreiche Eigenschaften,
die einen Einfluss auf die erfolgreiche Durchführung
robuster und zuverlässiger Verarbeitungsprozesse haben,
betrachtet und dargelegt. Bauteilhersteller finden wichtige
Informationen zu Problemen im Zusammenhang mit
dem Verarbeitungsprozess. Der Informationsaustausch
zwischen Bauteilherstellern, Produktentwicklern
und Verarbeitungsfachleuten über Parameter, die eine
gute Verarbeitungspraxis darstellen, sind für die BTCEinführung von größerer Bedeutung als bei zahlreichen
anderen SMD-Bauteilen.
1.2 Absicht
2 MITGELTENDE UNTERLAGEN
2.1 IPC1
Terms and Definitions for Interconnecting and
Packaging Electronic Circuits (Begriffe und Definitionen
für die Leiterplatten- und Baugruppenindustrie)
Design Guide for Protection of Printed Board
Via Structures
IPC-4761
Qualification und Performance Specification
for Rigid Printed Boards (Qualifikations- und Leistungsspezifikation für starre Leiterplatten)
IPC-6012
Generic Requirements for Surface
Mount Design und Land-Pattern Design Standard
(Basisanforderungenan das SMT-Design und
SMD-Anschlussflächen-Richtlinie)
IPC-7351
IPC-7525
Guidelines for Stencil Design
IPC-7526
Stencil and Misprinted Board Cleaning
Handbook
IPC-9201
Surface Insulation Resistance Handbook
Performance Test Methods und Qualification
Requirements for Surface Mount Solder
IPC-9701
J-STD-001 Requirements for Soldered Electrical
und Electronic Assembly (Anforderungen an gelötete
elektrische und elektronische Baugruppen)
J-STD-002 Solderability Tests for Component Leads,
Terminations, Lugs, Terminals and Wires
IPC-T-50
J-STD-005 Requirements for Soldering Pastes
(Anforderungen an Lotpasten)
1. www.ipc.org
1