Polycopié de cours et d`exercices dirigés 2ème partie

Transcription

5. Les circuits spécifiques a une application
5.1
Introduction
Il existe une loi empirique, appelée loi de Moore, qui dit que la densité d’intégration dans les
circuits intégrés numériques à base de silicium double tous les 18 à 24 mois. Cette loi s’est
révélée remarquablement exacte jusqu'à ce jour. Durant les années 60, au début de l'ère des
circuits intégrés numériques, les fonctions logiques telles que les portes, les registres, les
compteurs et les ALU, étaient disponibles en circuit TTL. On parlait de composants SSI
(Small Scale Integration) ou MSI (Medium Scale Integration) pour un tel niveau d'intégration.
Dans les années 70, le nombre de transistors intégrés sur une puce de silicium augmentait
régulièrement. Les fabricants mettaient sur le marché des composants LSI (Large Scale
Integration) de plus en plus spécialisés. Par exemple, le circuit 74LS275 contenait 3
multiplieurs de type Wallace. Ce genre de circuit n'était pas utilisable dans la majorité des
applications. Cette spécialisation des boîtiers segmentait donc le marché des circuits intégrés
et il devenait difficile de fabriquer des grandes séries. De plus, les coûts de fabrication et de
conception augmentaient avec le nombre de transistors. Pour toutes ces raisons, les catalogues
de composants logiques standards (série 74xx) se sont limités au niveau LSI. Pour tirer
avantage des nouvelles structures VLSI (Very Large Scale Integration), les fabricants
développèrent trois nouvelles familles :
• Les microprocesseurs et les mémoires RAM et ROM : les microprocesseurs et les circuits
mémoires sont attrayants pour les fabricants. Composants de base pour les systèmes
informatiques, ils sont produits en très grandes séries.
• Les circuits programmables sur site : n'importe quelle fonction logique, combinatoire ou
séquentielle, avec un nombre fixe d'entrées et de sorties, peut être implantée dans ces
circuits. A partir de cette simple idée, plusieurs variantes d'architecture ont été développées
(PAL, EPLD, FPGA,…).
• Les ASIC programmés chez le fondeur : le circuit est conçu d'un point de vue logiciel par
l'utilisateur, puis il est réalisé par le fondeur.
A l'heure actuelle, la majorité des circuits numériques est issue de ces trois familles.
Cependant, le catalogue standard (famille 74xx) est toujours utilisé.
243
Plus simplement, on peut distinguer deux catégories de circuits intégrés : les circuits
standards et les circuits spécifiques à une application :
• Les circuits standards se justifient pour de grandes quantités : microprocesseurs,
contrôleurs, mémoires, …
• Les circuits spécifiques sont destinés à réaliser une ou un ensemble de fonctions dans un
système bien particulier.
La figure suivante représente une classification des circuits intégrés numériques.
CIRCUIT
Circuit spécifique à
l'application
STANDARD
conçu et réalisé
par le fabricant
ASIC
Full-custom
Semi-custom
PLD
Circuit à la
demande
Circuit
compilé
Circuit à base
de cellules
Circuit
précaractérisé
Circuit
prédiffusé
Réseau
mer de portes
Réseau
prédiffusé
classique
Circuit
programmable
FPGA PROM
PLA
PAL
EPLD
ou
CPLD
Dans la littérature, le terme ASIC (Application Specific Integrated Circuit) est employé pour
décrire l’ensemble des circuits spécifiques à une application. Or, dans le langage courant, le
terme ASIC est presque toujours utilisé pour décrire les circuits réalisés chez un fondeur. On
désigne, par le terme générique PLD (Programmable logic Device), l’ensemble des circuits
programmables par l’utilisateur.
244
Parmi les circuits numériques spécifiques à une application, il faut distinguer deux familles :
• les circuits conçus à partir d’une puce de silicium "vierge" (Full-custom),
• les circuits où des cellules standards sont déjà implantées sur la puce de silicium (Semicustom).
Dans le premier groupe, les circuits appelés "Full custom", on trouve les circuits à la demande
et ceux à base de cellules. Le fondeur réalise l'ensemble des masques de fabrication. Dans le
second groupe, les circuits appelés "Semi-custom", on trouve les circuits prédiffusés et les
circuits programmables. Les cellules standards, déjà implantées sur la puce de silicium,
doivent être interconnectées les unes avec les autres. Cette phase de routage est réalisée, soit
par masquage chez le fondeur (prédiffusé), soit par programmation. Avant d’aborder le détail
de la classification des circuits numériques spécifiques à une application, un aperçu est donné
sur les méthodes de réalisation des interconnexions pour les circuits "Semi-custom".
5.2
Technologie utilisée pour les interconnexions
Les cellules standards implantées dans les circuits "Semi-custom" vont de la simple porte
jusqu'à une structure complexe utilisant un grand nombre de transistors. Il existe deux
manières d’interconnecter ces cellules :
1. Dans les ASIC, les lignes d’interconnexions sont crées par masque (fondeur).
2. Dans les PLD, les lignes d’interconnexions existent déjà dans le circuit (généralement
sous forme de lignes et de colonnes traversant le composant). Il ne reste donc plus qu’à
réaliser les bonnes liaisons pour réaliser le chemin voulu afin de relier les cellules
logiques. Ces liaisons peuvent se faire :
• par anti-fusible,
• par cellule mémoire : fusible, EPROM, EEPROM, flash EPROM et SRAM.
5.2.1 Interconnexion par masque
Le fondeur réalise les interconnexions des circuits prédiffusés par métallisation en créant le
ou les derniers masques de fabrication.
5.2.2 Interconnexion par anti-fusible
Avec cette technique, c'est l'opération inverse du fusible qui est réalisée. On ne coupe pas une
liaison, mais on l'établit. L'anti-fusible isole deux lignes métalliques placées sur deux niveaux
différents grâce à une fine couche d'oxyde de silicium. Si on applique une impulsion élevée
245
(≈21V) calibrée en temps (moins de 5 ms), la couche d'oxyde est trouée et les deux lignes se
retrouvent en contact. La résistance entre les deux lignes passe alors de 100 MΩ à 100Ω.
L’anti-fusible occupe une faible surface de silicium mais comme pour la technique du fusible,
le boîtier n'est programmable qu'une seule fois par l'utilisateur.
5.2.3 Interconnexion par cellule mémoire
La liaison entre les deux lignes peut être effectuée avec les cellules mémoires courantes (à
l’exception de la cellule DRAM). On trouve donc des PLD basés sur les
technologies fusibles, EPROM, E2PROM, flash EEPROM et SRAM. Mais en fait, les trois
technologies les plus utilisées aujourd’hui pour réaliser des PAL, des EPLD et des FPGA sont
l’EEPROM (flash ou non), la SRAM et l’anti-fusible.
5.3
Les circuits full custom
Les circuits intégrés appelés full-custom ont comme particularité de posséder une architecture
dédiée à chaque application et sont donc complètement définis par les concepteurs. La
fabrication nécessite la définition de l'ensemble des masques pour la réalisation. Les temps de
fabrication de ces masques et de production des circuits sont de ce fait assez long. Ces circuits
sont ainsi appropriés pour des séries moyennes ou grandes.
L'avantage du circuit full-custom réside dans la possibilité d'avoir un circuit ayant les
fonctionnalités strictement nécessaires à la réalisation des objectifs de l'application. Parmi les
circuits full-custom, on distingue :
• les circuits à la demande,
• les circuits à base de cellules.
246
5.3.1 Les circuits à la demande
Ces circuits sont directement conçus et fabriqués par les fondeurs. Ils sont spécifiques car ils
répondent à l'expression d'un besoin pour une application particulière. Le demandeur utilise le
fondeur comme un sous-traitant pour la conception et la réalisation et n'intervient que pour
exprimer le besoin. Ces circuits spécifiques utilisent au mieux la puce de silicium. Chaque
circuit conçu et fabriqué de cette manière doit être produit en très grande quantité pour
amortir les coûts de conception.
5.3.2 Les circuits à base de cellules
Les circuits à base de cellules (CBIC : Cell Based Integrated Circuit) permettent des
complexités d'intégration allant jusqu'au million de portes. Dans cette catégorie de circuits, on
distingue les circuits à base de cellules précaractérisées et les circuits à base de cellules
compilées.
5.3.2.1
les cellules précaractérisées
Les cellules précaractérisées sont des entités logiques plus ou moins complexes. Il peut s'agir
de cellules de base (portes, bascules, etc.) mais aussi de cellules mémoires (ROM, RAM) ou
encore de sous-systèmes numériques complexes (UART, coeur de microprocesseur, PLA, ...).
Toutes ces cellules ont été implantées et caractérisées au niveau physique (d'où la notion de
cellules précaractérisées) par le fondeur. La fonctionnalité globale de l'application à réaliser
s'obtient en choisissant les cellules appropriées dans une bibliothèque fournie par le fondeur.
Sur le plan topologique, 2 types de cellules précaractérisées existent :
• les cellules de hauteur fixe et de largeur variable,
• les cellules de hauteur et de largeur variables.
Dans le premier cas, l'association des cellules permet de définir des canaux pour les
interconnexions ; le routage alors est simplifié. Dans le second cas, les canaux ne sont pas
bien délimités, ce qui complique le placement-routage.
5.3.2.2
Les circuits à base de cellules compilées
Les circuits à base de cellules compilées sont en fait basés sur l'utilisation de cellules
précaractérisées. A la différence des circuits précaractérisés, les cellules ne sont pas
utilisables directement mais au travers de modules paramètrables ou modules génériques.
Chaque module est créé par la juxtaposition de n cellules de même type. La différence entre
247
circuits précaractérisés et circuits compilés provient essentiellement de l'outil utilisé pour
générer les dessins des masques de fabrication. Ces outils sont appelés des compilateurs de
silicium.
5.4
Les circuits semi-custom
Dans la famille des circuits semi-custom, on distingue deux groupes :
• les circuits prédiffusés,
• les circuits programmables.
5.4.1 Les circuits prédiffusés
Parmi les circuits prédiffusés, on distingue les prédiffusés classiques (ou "gate-array") et les
réseaux mer-de-portes ("sea of gates").
5.4.1.1
Les circuits prédiffusés classiques
Les circuits prédiffusés classiques possèdent une architecture interne fixe qui consiste, dans la
plupart des cas, en des rangées de portes séparées par des canaux d'interconnexion.
L'implantation de l'application se fait en définissant les masques d'interconnexion pour la
phase finale de fabrication. Ces masques d'interconnexion permettent d'établir des liaisons
entre les portes et les plots d'entrées/sorties. Alors que pour un circuit standard ou "fullcustom" 11 à 15 masques particuliers sont nécessaires, la fabrication des prédiffusés ne
nécessite que la définition des 3 derniers masques pour chaque application ; les autres
masques définissant l'architecture sont fixes. Cette technique permet de diminuer les délais
car les réseaux prédiffusés sont fabriqués au préalable ; seule manque la couche
d'interconnexion qui va particulariser chaque circuit. Par contre, les portes non utilisées sont
perdues. Cette méthode est moins efficace qu'un full-custom en terme d'utilisation de la
surface de silicium.
Les circuits prédiffusés classiques intègrent de 50000 à 1000000 portes logiques et sont
intéressants pour des grandes séries. Pour des prototypes ou de petites séries, ils sont
progressivement abandonnés au profit des circuits programmables à haute densité
d'intégration, comme les FPGA. En effet, ceux-ci ont l'avantage indéniable d’être
programmable sur site, c'est-à-dire sans faire appel au fondeur. La figure suivante donne un
exemple de structure pour un prédiffusé classique. Les cellules internes sont de taille fixe et
organisées en rangées ou colonnes séparées par les canaux d'interconnexion.
248
5.4.1.2
Les circuits mer-de-portes
Contrairement aux prédiffusés classiques, les circuits mer-de-portes ne possèdent pas de
canaux d'interconnexion, ce qui permet d'intégrer plus d'éléments logiques pour une surface
donnée. Les portes peuvent servir, soit comme cellules logiques, soit comme interconnexions.
En fait, si ces circuits possèdent la structure logique équivalente à 250000 portes,
pratiquement, le nombre moyen de portes utilisables est de l'ordre de 100000, ce qui donne un
taux d'utilisation de 40% à 50%. En effet, si les canaux d'interconnexion ne sont pas imposés
ils sont néanmoins nécessaires. Le gain des structures mer-de-portes est réalisé parce que ces
interconnexions ne sont pas imposées par l'architecture. En pratique, le taux d'utilisation
dépasse rarement 75%.
5.4.2 Les circuits programmables
Tous les circuits spécifiques détaillés jusqu'à présent ont un point commun ; il est nécessaire
de passer par un fondeur pour réaliser les circuit, ce qui introduit un délai de quelques mois
dans le processus de conception. Cet inconvénient a conduit les fabricants à proposer des
circuits programmables par l'utilisateur (sans passage par le fondeur) qui sont devenus au fil
des années, de plus en plus évolués. Rassemblés sous le terme générique PLD, les circuits
programmables par l'utilisateur se décomposent en deux familles :
1. les PROM, les PLA, les PAL et les EPLD,
2. les FPGA.
249
PLD
(Circuit logique
programmable)
PAL CMOS
ou
GAL
5.4.2.1
PLD effaçable
(circuit logique
effaçable)
PLA ou PAL
(bipolaire
non effaçable)
PROM
EPLD
ou
CPLD
FPGA
(réseaux de portes
programmables)
FPGA
de type
RAM
FPGA
à
anti-fusibles
Les PROM
Nous allons voir dans ce paragraphe la PROM sous l’angle de la réalisation d’une fonction
logique. Même si elle n’est plus utilisée pour cela aujourd’hui, elle est à la base de la famille
de PLA, des PAL et des EPLD.
Convention de notation
Afin de présenter des schémas clairs et précis, il est utile d'adopter une convention de notation
concernant les connexions à fusibles. Les deux figures suivantes représentent la fonction ET à
3 entrées. La figure b) n'est qu'une version simplifiée du schéma de la figure a).
a b
a
b
c
c
a.b.c
a.b.c
a)
b)
Un exemple de notation est donné sur la figure ci-contre. La fonction réalisée est S = (a . c) +
(b . d). Une croix, à une intersection, indique la présence d'une connexion à fusible non
claqué. L'absence de croix signifie que le fusible est claqué. La liaison entre la ligne
250
horizontale et verticale est rompue. La sortie S réalise une fonction OU des 2 termes produits
(a.c) et (b.d).
a
b
c
d
S
Les premiers circuits programmables apparus sur le marché sont les PROM bipolaires à
fusibles. Cette mémoire est l'association d'un réseau de ET fixes, réalisant le décodage
d'adresse, et d'un réseau de OU programmables, réalisant le plan mémoire proprement dit. On
peut facilement comprendre que, outre le stockage de données qui est sa fonction première,
cette mémoire puisse être utilisée en tant que circuit logique. La figure ci-dessous représente
la structure logique d'une PROM bipolaire à fusibles.
251
Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits de certaines
combinaisons des 4 variables A, B, C et D. Avec les PROM, les fonctions logiques
programmées sont spécifiées par les tables de vérités. Le temps de propagation est
indépendant de la fonction implantée.
5.4.2.2
Les PLA
Le concept du PLA a été développé il y a plus de 20 ans. Il reprend la technique des fusibles
des PROM bipolaires. La programmation consiste à faire sauter les fusibles pour réaliser la
fonction logique de son choix. La structure des PLA est une évolution des PROM bipolaires.
Elle est constituée d'un réseau de ET programmables et d'un réseau de OU programmables. Sa
structure logique est la suivante :
Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits des 4 variables A, B, C
et D. Avec cette structure, on peut implémenter n'importe quelle fonction logique
combinatoire. Ces circuits sont évidemment très souples d'emploi, mais ils sont plus difficiles
à utiliser que les PROM. Statistiquement, il s'avère inutile d'avoir autant de possibilité de
programmation, d'autant que les fusibles prennent beaucoup de place sur le silicium. Ce type
252
de circuit n'a pas réussi à pénétrer le marché des circuits programmables. La demande s'est
plutôt orientée vers les circuits PAL.
5.4.2.3
Les PAL
Contrairement aux PLA, les PAL (Programmable Array Logic) imposent un réseau de OU
fixes et un réseau de ET programmables. La technologie employée est la même que pour les
PLA. La figure qui suit représente la structure logique d'un PAL où chaque sortie intègre 4
termes produits de 4 variables.
L'architecture du PAL a été conçue à partir d'observations indiquant qu'une grande partie des
fonctions logiques ne requiert que quelques termes produits par sortie. L'avantage de cette
architecture est l'augmentation de la vitesse par rapport aux PLA. En effet, comme le nombre
de connexions est diminué, la longueur des lignes d'interconnexion est réduite. Le temps de
propagation entre une entrée et une sortie est par conséquent réduit.
En revanche, il arrive qu'une fonction logique ne puisse être implantée, car une sortie
particulière n'a pas assez de termes produits. Prendre un boîtier plus gros, peut être
253
préjudiciable en terme de rapidité, le temps de propagation étant proportionnel à la longueur
des lignes d'interconnexion du réseau de ET et donc au nombre d’entrées. Pour remédier à
cette limitation, il a fallu modifier les entrées/sorties du circuit. Le PAL possède toujours des
entrées simples sur le réseau de ET programmables, mais aussi des broches spéciales (voir
figure ci-dessous) qui peuvent être programmées :
• en entrée simple en faisant passer le buffer de sortie trois états en haute impédance,
• en sortie réinjectée sur le réseau de ET. Cela permet d’augmenter le nombre de termes
produits disponibles sur les autres sorties.
Les structures présentées jusqu'à maintenant ne font intervenir que de la logique
combinatoire. Les architectures des PAL ont évolué vers les PAL à registres. Dans ces PAL,
la sortie du réseau de fusibles aboutit sur l'entrée d'une bascule D. La sortie Q peut aller vers
une sortie, la sortie Q étant réinjectée sur le réseau via un inverseur/non inverseur.
Avec cette structure, la sortie ne peut être utilisée comme entrée sur le réseau. L'exemple d'un
PAL à registres 16R8 est donné à la page suivante. Il implémente 8 termes produits de 16
variables par sortie. D'après la notation employée par les fabricants, la référence 16R8
signifie :
• 16 : nombre d'entrées au niveau du réseau de ET.
• R : PAL à registres.
• 8 : nombre de sorties.
Les plus gros PAL standards sont les 20R8 et 20L8.
254
Le PAL versatile (polyvalent), dont le membre le plus connu est le 22V10, présente une
évolution des PAL vers les circuits logiques programmables de plus haut niveau. En effet, ils
continuent de respecter le principe de fonctionnement énoncé précédemment, mais ils
utilisent une structure de cellule de sortie qui s’apparente à un EPLD. D'après la figure
suivante, on remarque que la cellule de sortie dispose d'une bascule D pré-positionnable
associée à deux multiplexeurs programmables. Les connexions S0 et S1 sont réalisées grâce à
des fusibles internes.
255
Cette sortie peut adopter plusieurs configurations (d’où le terme polyvalent), le 22V10
pouvant donc être utilisé à la place de tous les PAL bipolaires classiques:
• sortie combinatoire active au niveau bas,
• sortie combinatoire active au niveau haut,
• sortie registre active au niveau bas,
• sortie registre active au niveau haut.
Les premiers PAL pouvaient être assez facilement programmés à la main. Toutefois, la
réalisation de fonctions complexes est devenue rapidement inextricable. Des logiciels de
développement sont donc apparus afin de faciliter ce travail. Il en existe de nombreux, les
plus connus étant PALASM (société AMD) et ABEL (société DataIO). Au-delà d’un certain
niveau de complexité, l’utilisation de leur simulateur intégré permet une mise au point rapide
de la fonction à réaliser.
Tous les PAL disposent d'un fusible ou bit de sécurité. Ce fusible, une fois claqué, interdit la
relecture d'un composant déjà programmé. En effet, il arrive que des entreprises indélicates
soient tentées de copier les PAL développés par leurs concurrents.
Un des inconvénients des circuits bipolaires à fusibles, est qu'ils ne peuvent pas être testés à la
sortie de l'usine. Pour tester leur fonctionnement, il faudrait en effet claquer les fusibles, ce
qui interdirait toute programmation ultérieure. A l'origine, les premiers PAL étaient bipolaires
puisqu'ils utilisaient la même technologie que les PROM bipolaires à fusibles. Il existe
maintenant des PAL en technologie CMOS (appelés GAL (Generic Array Logic) par certains
fabricants), programmables et effaçables électriquement, utilisant la même technologie que
les mémoires EEPROM. Comme ils sont en technologie CMOS, ils consomment beaucoup
moins, en statique, que les PAL bipolaires de complexité équivalente.
256
5.4.2.4
Les EPLD
Les EPLD (Erasable Programmable logic Device) sont des circuits programmables
électriquement et effaçables, soit par exposition aux UV pour les plus anciens, soit
électriquement. Ces circuits, développés en premier par la firme ALTERA, sont arrivés sur le
marché en 1985. Les EPLD sont une évolution importante des PAL CMOS. Ils sont basés sur
le même principe pour la réalisation des fonctions logiques de base. Les procédés physiques
d'intégration permis par les EPLD sont nettement plus importants que ceux autorisés par les
PAL CMOS. En effet, les plus gros EPLD actuellement commercialisés intègrent jusqu'à
24000 portes logiques dont 12000 sont réellement accessibles à l'utilisateur. On peut ainsi
loger dans un seul boîtier, l'équivalent d'un schéma logique utilisant jusqu'à 50 à 100 PAL
classiques.
Comme les PAL CMOS, les EPLD font appel à la notion de macro-cellule qui permet, par
programmation, de réaliser de nombreuses fonctions logiques combinatoires ou séquentielles.
Le schéma type de la macro-cellule de base d'un EPLD est présenté ci-dessous. On remarque
que le réseau logique est composé de 3 sous ensembles :
• le réseau des signaux d'entrées provenant des broches d'entrées du circuit,
• le réseau des signaux des broches d'entrées/sorties du circuit,
• le réseau des signaux provenant des autres macro-cellules.
257
Outre la logique combinatoire, la macro-cellule possède une bascule configurable ( bascule D,
T, RS ou JK). Cette bascule peut être désactivée par programmation d’un multiplexeur. Le
signal d'horloge peut être commun à toutes les macro-cellules, ou bien provenir d'une autre
macro-cellule via le réseau logique.
Quelque soit la famille d'EPLD, la fonctionnalité de la macro-cellule ne change guère. En
revanche, plus la taille des circuits augmente, plus les possibilités d'interconnexions et le
nombre de macro-cellules augmentent. On voit ci-dessous la structure d’un EPLD de la
famille MAX 5000 d’ALTERA
258
Il existe plusieurs types d'EPLD en technologie CMOS :
• Les circuits programmables électriquement et non effaçables. Ce sont les EPLD de type
OTP (One Time Programmable).
• Les circuits programmables électriquement et effaçables aux UV.
• Les circuits programmables électriquement et effaçables électriquement dans un
programmateur.
• Les circuits programmables électriquement et effaçables électriquement sur la carte (ISP :
In Situ Programmable), utilisant une tension unique de 5 V.
Les plus rapides des EPLD ont des temps de propagation (entrée vers sortie sans registre) de
l'ordre de 12 ns. En revanche, comme ils sont en technologie CMOS, leur consommation croît
avec l'augmentation de la fréquence de fonctionnement. Le taux d'utilisation des ressources
d'un EPLD dépasse rarement 80 %. Avec les EPLD, il est possible de prédire la fréquence de
travail maximale d'une fonction logique, avant son implémentation. On rencontre parfois le
terme CPLD (Complex Programmable Logic Device). Ce terme est généralement utilisé pour
désigner des EPLD ayant un fort taux d'intégration.
5.4.2.5
Les FPGA
Lancé sur le marché en 1984 par la firme XILINX, le FPGA (Field Programmable Logic
Device) est un circuit prédiffusé programmable. Le concept du FPGA est basé sur l'utilisation
d'un multiplexeur comme élément combinatoire de la cellule de base. La figure suivante
représente la cellule type de base d'un FPGA. Elle comprend un multiplexeur 8 vers 1
permettant de réaliser n’importe quelle fonction logique combinatoire de 4 variables (appelé
LUT : Look Up Table ou encore générateur de fonction). La bascule D permet la réalisation
de fonctions logiques séquentielles. La configuration du multiplexeur 2 vers 1 de sortie
autorise la sélection des deux types de fonction.
D0
O1
D0
D1
D2
D3
D4
D5
D6
D7
D1
S
DATA
D
Q
C
S0 S1 S2
S0
S1
S2
clock
select
259
QN
Les cellules de base d'un FPGA sont disposées en rangées et en colonnes. Des lignes
d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre
les diverses cellules. Ces lignes d'interconnexions permettent de relier les cellules entre elles,
et avec les plots d'entrées/sorties. Les connexions programmables sur ces lignes sont réalisées
par des transistors MOS dont l'état est contrôlé par des cellules mémoires SRAM. Ainsi, toute
la configuration d'un FPGA est contenue dans des cellules SRAM.
Contrairement aux EPLD, on ne peut pas prédire la fréquence de travail maximale d'une
fonction logique, avant son implémentation. En effet, cela dépend fortement du résultat de
l'étape de placement-routage.
Tous les FPGA sont fabriqués en technologie CMOS, les plus gros d'entre eux intègrent
jusqu'à 1000000 portes logiques utilisables. Il faut noter que la surface de silicium d'un FPGA
est utilisée au 2/3 pour les interconnexions et au 1/3 pour les fonctions logiques. Le taux
d'utilisation global des ressources ne dépasse pas 80 %.
Par rapport aux prédiffusés classiques, les interconnexions programmables introduisent des
délais plus grands que la métallisation. Par contre, les cellules logiques fonctionnent à la
même vitesse. Pour minimiser les délais de propagation dans un FPGA, il faut donc réduire le
nombre de cellules logiques utilisées pour réaliser une fonction. Par conséquent, les cellules
logiques d’un FPGA sont plus complexes que celles d’un prédiffusé.
5.4.2.6
Les FPGA à anti-fusibles
Commercialisés à partir de 1990, ce FPGA, programmable une seule fois, est basé sur la
technologie des interconnexions à anti-fusibles. Sa structure s'apparente à celle d'un
prédiffusé mer-de-portes, c'est-à-dire qu'il dispose de cellules élémentaires organisées en
rangées et en colonnes. Les lignes d'interconnexions programmables traversent le circuit,
horizontalement et verticalement, entre les diverses cellules. La technologie à anti-fusibles
permet de réduire considérablement la surface prise par les interconnexions programmables,
par rapport aux interconnexions à base de SRAM. La cellule élémentaire diffère d'un
fabricant à un autre, mais elle est généralement composée de quelque portes logiques. Le
nombre de ces cellules est généralement très important.
260
Alors que le FPGA SRAM est utilisé pour des prototypes ou des petites séries, le FPGA à
anti-fusibles est destiné pour des plus grandes séries, en raison de son coût de fabrication
moins élevé. Il est généralement conçu avec des outils de synthèse de type VHDL.
5.4.2.7
Conclusion
Le tableau suivant donne les caractéristiques principales de 4 circuits programmables par
l'utilisateur.
Référence
AmPAL22V10
EPM7256E
XC4025E
A54SX32
Fabricant
AMD
ALTERA
XILINX
ACTEL
Type
PAL
EPLD
FPGA
FPGA mer-deportes
Technologie
nombre de I/O
bipolaire à fusibles EEPROM CMOS SRAM CMOS
I = 22 max
anti-fusibles
164 I/O max
256 I/O max
249 I/O max
O = 10 max
nombre de portes
500 portes
10 000 portes
25 000 portes
32 000 portes
nombre de cellules
1 cellule
256 cellules
1024 cellules
2 880 cellules
Pour éclaircir les idées, on peut classer les circuits numériques spécifiques à une application
suivant l'architecture du circuit. C'est-à-dire quels sont le ou les constituants de base mis à la
disposition de l'utilisateur et quelles sont les possibilités d'interconnexion de ces constituants
et par quelle technique? On parle en général de la « granularité » de l'architecture. La figure
suivante reprend la classification des circuits spécifiques à une application suivant leur
architecture.
261
5.5
Implémentation
Les PLD et les prédiffusés sont des circuits spécifiques dont les puces de silicium ont déjà des
cellules implantées. Durant l'étape d'implémentation, il faut résoudre les problèmes du
placement de la logique dans les cellules de base puis des interconnexions. L'implémentation
est réalisée une fois la saisie du design terminée. Le design peut être entré, soit graphiquement
(schématique), soit sous forme de langages de programmation (VHDL, équations
booléennes, ...). Les étapes de l'implémentation sont :
262
1. La translation. L'étape de translation consiste à établir une liste d'interconnexions, appelée
netlist, à partir du design. Cette netlist est un fichier texte qui répertorie toutes les fonctions
logiques de base ainsi que leurs interconnexions.
2. L'optimisation. L'étape d'optimisation reprend la netlist pour éliminer les portes inutiles et
la logique redondante.
3. Le partitionnement. Le design, une fois optimisé, est partitionné en blocs logiques pouvant
être implémenté dans les cellules de base du circuit spécifique.
4. Le placement-routage. Le placement détermine la position de chaque bloc logique
partitionné à l'intérieur du circuit spécifique. Les algorithmes de placement fonctionnent
par itérations. Ils essaient de réaliser le meilleur placement possible, c'est-à-dire qu'ils
regroupent dans une même zone du circuit une fonction nécessitant plusieurs cellules de
base, ceci afin de limiter les temps de propagation. Cependant, le résultat du placement
n'est pas toujours idéal, principalement dans le cas des FPGA. Il est souvent nécessaire de
placer manuellement une partie du design (c'est le « Floorplanning »). Une fois la phase de
placement terminée, l'étape de routage doit être effectuée. Elle utilise les ressources de
routage du circuit pour réaliser les interconnexions entre les différentes cellules et les
broches d'entrée/sortie. Après l'étape de placement-routage, l'implémentation est terminée ;
le circuit spécifique peut être programmé à partir d'un fichier binaire de configuration
obtenu.
5.6
Comparaison entre les FPGA et les autres circuits spécifiques
La comparaison et donc le choix entre les différentes technologies est une étape délicate car
elle conditionne la conception mais aussi toute l’évolution du produit à concevoir. De plus,
elle détermine le coût de la réalisation et donc la rentabilité économique du produit.
Généralement, les quantités à produire imposent leurs conditions de rentabilité, dans le
domaine du grand public par exemple. Par contre, dans le matériel professionnel, toutes les
options sont ouvertes. Il faut établir un rapport coût / souplesse d’utilisation le plus souvent
avec des données partielles (pour les quantités à produire par exemple). Nous allons nous
contenter dans ce paragraphe de comparer ce qui est comparable (PLD / ASIC, EPLD /
FPGA) et de donner une méthode de calcul des coûts des familles ASIC et PLD.
5.6.1 Comparaison entre les PLD et les ASIC.
Un premier choix doit être fait entre les ASIC et les PLD. Les avantages des PLD par rapport
aux ASIC sont les suivants :
263
• ils sont entièrement programmables par l'utilisateur,
• Ils sont généralement reprogrammables dans l'application, ce qui facilite la mise au point et
garantit la possibilité d'évolution,
• les délais de conception sont réduits, il n'y a pas de passage chez le fondeur.
En revanche, les inconvénients des PLD par rapport aux ASIC sont les suivants :
• ils sont moins performant en terme de vitesse de fonctionnement (d’un facteur 2 à 3),
• le taux d'intégration est moins élevé (d’un facteur 10 environ),
• les ressources d'interconnexion utilisent en général les 2/3 de la surface de silicium.
De plus, le coût de l’ASIC est beaucoup plus faible que le coût du PLD (quoique les choses
évoluent très rapidement dans ce domaine, notamment dans la compétition entre FPGA et
prédiffusés). Au delà d’une certaine quantité, l’ASIC est forcement plus rentable que le PLD.
Toute la question est donc de savoir quelle est cette quantité ?
5.6.2 Comparaison entre les FPGA et les EPLD
Si un PLD est choisi, il faut savoir si on doit utiliser un EPLD ou un FPGA. Les avantages
des FPGA par rapport aux EPLD sont les suivants :
• le taux d'utilisation des ressources peut atteindre 80 %, ce qui est meilleur qu'un EPLD,
• ils consomment moins à fonctionnalité identique ( < 10 mA par 1000 portes),
• les fonctions réalisables sont plus complexes.
Les inconvénients des FPGA par rapport aux EPLD sont les suivants :
• les EPLD sont plus performants pour certaines fonctions arithmétiques rapides,
• les fréquences de fonctionnement sont variables suivant la méthode de placement routage
retenue. Les EPLD ont des fréquences de travail "prédictibles".
En fait, le domaine d'utilisation des FPGA est celui des prédiffusés, par exemple les fonctions
logiques ou arithmétiques complexes ou le traitement du signal. Le domaine d'utilisation des
EPLD est plutôt celui des PAL, par exemple les machines d'état complexes. Il est à noter
qu'un marché important des PAL et des EPLD est la correction des erreurs de conception dans
les ASIC afin d'éviter un aller-retour coûteux chez le fondeur.
264
5.6.3 Seuil de rentabilité entre un FPGA et un ASIC
Avec un taux d'intégration de plus en plus important, les FPGA deviennent très intéressants
pour des productions en série par rapport aux ASIC. La question qui se pose au concepteur est
la suivante : combien d'unités doit on produire, pour que l'ASIC soit plus rentable que le
FPGA ?
Le facteur principal qui détermine le coût d’un circuit intégré est la surface de la puce ou
encore le nombre de puces que l’on peut fabriquer sur une tranche de silicium. On travaille
aujourd’hui avec des tranches de 200 mm de diamètre et le plus grosses puces sont de
dimension 20x20 mm. Deux éléments peuvent fixer la taille de la puce : le nombre de portes
utilisées pour réaliser la fonction logique et le nombre d’entrées-sorties. Jusqu'à la
technologie 0.5 μm, c’est la fonction logique qui détermine la taille de la puce et donc son
prix. C’est la raison pour laquelle, à fonctionnalité identique, le circuit full-custom est le
moins cher alors que le PLD est le plus coûteux à produire. Mais avec des circuits de
plusieurs centaines de broches, la taille de la puce tend à être fixée de plus en plus par les E/S
et les différences de prix s’estompent (notamment entre les FPGA et les prédiffusés).
Sans entrer dans les détails, une analyse rapide peut donner un ordre de grandeur du seuil de
rentabilité entre un FPGA et un ASIC. Prenons comme exemple un boîtier de 10 000 portes.
L'étude se base sur des données fournies par la société d'études de marché DATAQUEST en
1995. La formule de base du seuil de rentabilité est la suivante :
seuil de rentabilité = NRE + (développement et outils) + ( X unités * prix à l'unité)
Les NRE (Non Recurring Expenses) sont les frais fixes de mises en œuvre. On obtient pour
les ASIC et les FPGA les deux formules suivantes :
ASIC = $25 000 (NRE) + $79 000 (développement et outils) + ( X unités * $13)
FPGA = 0 NRE + $25 000 (développement et outils) + ( X unités * $79)
Il n'y a pas de NRE pour un FPGA. Les NRE sont imputés à chaque fois que l'on fait appel à
un fondeur. A partir des 2 équations ci-dessus, le seuil de rentabilité est atteint pour 1 196
265
unités. Le FPGA devient plus cher à produire qu'un ASIC au delà de 1 196 unités. En fait, il
existe d'autres facteurs qui influent grandement sur le seuil de rentabilité :
• Le « time to market » (temps de mise sur le marché). C'est le temps écoulé entre le début
de l'étude et la phase de production. Prendre du retard sur le lancement d'un produit sur le
marché, en raison d'un cycle de développement et de mise au point trop long, a des effets
négatifs en terme de rentabilité. Le cycle moyen de développement d'un FPGA est de 11
semaines, il passe à 32 semaines pour un ASIC.
• La correction des erreurs. Environ 30 % des ASIC retournent chez le fondeur pour des
modifications (11 % sont des erreurs du fondeur et 19 % sont des modifications du design).
Ce nouveau cycle de développement introduit un délai supplémentaire de 12 semaines.
Pour un FPGA, une modification du design est très rapide, et n'apporte pratiquement pas
de surcoût.
• Les FPGA masqués. Les interconnexions programmables de ces FPGA sont remplacés par
des interconnexions fixes chez le fabricant (séries Hardwire chez Xilinx par exmple). Le
circuit n'est alors plus reprogrammable. Ils sont compatibles, broche à broche, avec les
FPGA programmables du même fabricant mais ils sont environ 50 % moins chers, les NRE
étant beaucoup moins élevés que pour les ASIC. La méthode consiste à développer le
prototype avec un FPGA programmable puis à envoyer le fichier de configuration final
chez le fondeur. Celui-ci produit les FPGA Hardwire avec la configuration souhaitée mais
il y a une quantité minimum de quelques milliers d’unités à commander.
Les chiffres permettant de quantifier les seuils de rentabilité entre les familles de circuits sont
difficiles à obtenir et parfois hautement subjectifs. Les ordres de grandeur des seuils de
rentabilité sont les suivants :
jusqu'à 5000 pièces
entre 5000 et 50000
entre 50000 et 500000
plus de 500000
PLD
prédiffusé
précaractérisé
full-custom
Il est important de noter qu’il existe une nette tendance visant à remplacer le prédiffusé par le
FPGA, certains fabricants (comme Xilinx) prétendant commercialiser des FPGA moins cher
que des prédiffusés pour des quantité de 100000 pièces. Il est difficile d’avoir une opinion
tranchée car les deux familles évoluent très rapidement.
266
5.7
Exercices
Exercice 5.1
Soit le PAL ci-dessous :
On désire implémenter, à l'aide de ce circuit, les fonctions suivantes : O3 = A.B.C.D,
O2 = A+B+C+D, O1 = A.B.C.D et O0 = A ⊕ B ⊕ C .
1. Quels sont les caractéristiques des fonctions que l'on peut réaliser avec ce PAL (nombre de
termes produits) ?
2. Une croix représente un fusible non-claqué. Supprimer les croix nécessaires afin de
réaliser les fonctions souhaitées.
Exercice 5.2
On désire réaliser un convertisseur code BCD → code Gray à 4 entrées.
267
1. Donner la table de vérité du système.
2. Simplifier les équations logiques à l’aide des tableaux de Karnaugh.
3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.1. Supprimer les croix
nécessaires afin de réaliser les fonctions souhaitées.
Exercice 5.3
On souhaite réaliser un comparateur travaillant sur deux bits. Il possède deux entrées sur deux
bits appelées AB et CD et 4 sorties : AB = CD (EQ), AB ≠ CD (NE), AB < CD (LT) et AB >
CD (GT).
1. Donner la table de vérité du circuit.
3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.1. Supprimer les croix
nécessaires afin de réaliser les fonctions souhaitées.
Exercice 5.4
On souhaite réaliser un décodeur héxadécimal pour afficheur 7 segments suivant le
schéma (les LED réalisant l’afficheur sont allumées si la cathode est à 0 V) :
C0
C5
C4
C6
C3
C1
C2
C 0 C 1 C2 C 3 C 4 C 5 C 6
TA (test afficheur)
EA (extinction afficheur)
Convertisseur Héxa
-7 segments
D3 D2 D1 D0
3. On souhaite utiliser un PAL 16L8 (voir schéma ci-après). Quelles sont ses
caractéristiques ?
4. Placer les croix nécessaires sur le schéma suivant afin de réaliser les fonctions souhaitées.
268
Exercice 5.5
On souhaite réaliser un registre à décalage universel 8 bits (en fait, il s'agit d'une rotation à
gauche). Il possède 3 entrées de contrôle S2, S1 et S0 indiquant le nombre de décalage à
gauche à effectuer sur les bits de données D7, D6, ..., D0. La donnée décalée à gauche est
disponible sur les sorties O7, O6, ..., O0.
269
2. Donner les équations logiques des sorties.
3. On souhaite utiliser un PAL 20R8 (voir schéma ci-dessous). Quelles sont ses
caractéristiques ?
4. Placer les croix nécessaires sur le schéma afin de réaliser les fonctions souhaitées.
270
6. Conversion analogique/numérique
Les systèmes de traitement numérique acceptent en entrée et restituent des grandeurs
physiques qui évoluent le plus souvent de manière analogique. On peut parfois capter ou
restituer directement ces grandeurs en numérique (comme par exemple dans le cas d’une
caméra CCD ou d’un écran plat LCD) mais il faut généralement convertir le signal analogique
d’entrée en signal numérique puis convertir après traitement le signal numérique en signal
analogique. Ce paragraphe va traiter des circuits assurant ces conversions.
6.1
Principes fondamentaux
6.1.1 Introduction
Malgré les nombreuses possibilités d’utilisation des convertisseurs, on peut établir le schéma
typique d’une chaîne de traitement de l’information.
Entrée
analogique
Filtre passe-bas
anti-repliement
Sortie
analogique
Conversion analogique/numérique
Echantillonnage
Quantification
Traitement
numérique
Conversion
numérique/
analogique
Filtre passe-bas
de lissage
On trouve toujours dans une telle chaîne trois opérations principales :
• Le passage du signal analogique au signal numérique, c’est-à-dire le filtrage passe-bas
anti-repliement, l’échantillonnage et la quantification. Les deux dernières étapes forment la
conversion analogique/numérique.
• Le traitement numérique.
• Le passage du signal numérique au signal analogique, c’est-à-dire la conversion
analogique/numérique et le filtrage passe-bas de lissage.
Cette chaîne conduit à définir trois types de signaux :
1. Le signal analogique. C’est un signal dont l’amplitude varie de manière continue en
fonction du temps.
2. Le signal échantillonné. C’est un signal dont l’amplitude varie de manière discontinue
avec le temps. Son amplitude est égale à celle du signal analogique à tous les instants n.Te
et vaut 0 ailleurs. Ce signal est donc constitué d’une suite d’échantillons espacés de Te, la
période d’échantillonnage.
271
amplitude
Signal analogique
Signal échantillonné
temps
-Te
0
Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te
3. Le signal quantifié (ou signal numérique). L’amplitude de chaque échantillon du signal
précédent est un nombre réel de précision infini (par exemple, 7.2354 volts). Pour pouvoir
traiter un échantillon en numérique, il faut commettre une approximation sur son
amplitude pour pouvoir utiliser un nombre fini de bits. C’est la quantification. Le signal
quantifié est converti par exemple sur 8 bits, ce qui signifie que chaque échantillon réel
est codé avec 8 bits. Le signal numérique est donc une suite de nombres binaires codés sur
8 bits qui représente le signal analogique de départ.
Tout le problème est de savoir sous quelles conditions le signal numérique représente
fidèlement le signal analogique.
6.1.2 Echantillonnage
La première question qui se pose est la valeur de la fréquence d’échantillonnage Fe. Plaçonsnous dans le cas suivant :
Signal analogique
d’entrée
Signal analogique
restitué
Convertisseur
analogique/numérique
CAN
N bits
Fe = Fréquence
d’échantillonnage
272
Convertisseur
numérique/analogique
CNA
Le théorème de Shannon dit que, pour que le signal analogique restitué soit identique au
signal analogique d’entrée (avec des convertisseurs parfaits), il est nécessaire que :
Fe > 2.Fb, Fb étant la fréquence la plus élevée du signal à échantillonner.
Par exemple, dans le cas d’un signal sinusoïdal de fréquence 1 kHz, la fréquence
d’échantillonnage doit être supérieure à 2 kHz pour que l’on puisse récupérer le signal
originel après conversion numérique/analogique.
Des signaux plus complexes comme le son ou l’image ont un spectre très large (voir même
théoriquement infini). Il est donc nécessaire de les filtrer pour limiter la bande des fréquences
qu’ils occupent avant de pouvoir les échantillonner. Le filtre passe-bas utilisé pour cette
opération est appelé « filtre anti-repliement » car le non respect du théorème de Shannon
provoque des repliements de spectre dans le signal analogique. Par exemple, dans le cas du
disque compact audio, la bande passante du son est limitée à 20 kHz pour une fréquence
d’échantillonnage égale à 44.1 kHz.
Lorsque nous avons définit le signal échantillonné, la durée de chaque échantillon était
supposée très faible (voire même nulle). Or, la valeur de l’échantillon doit être maintenue
suffisamment longtemps pour que la quantification puisse avoir lieu. On appelle cette
opération le blocage. Le schéma suivant montre le signal en sortie d’un échantillonneurbloqueur.
amplitude
Signal analogique
Signal échantillonné-bloqué
temps
-Te
0
Le schéma synoptique d’un montage échantillonneur-bloqueur (E/B) et son fonctionnement
sont plutôt simples :
273
amplitude
Vana
Vech
I
Vana
C
Vech
temps
0
Te
I fermé,
charge de C
2Te
3Te
I ouvert,
C reste chargé
Au moment de l’échantillonnage, l’interrupteur I se ferme et la capacité C se charge à la
valeur de l’amplitude du signal analogique d’entrée Vana. Après le temps nécessaire à cette
charge, l’interrupteur s’ouvre et la valeur échantillonnée est disponible aux bornes de C pour
la quantification. En fait, le fonctionnement est plus complexe à cause de l’imperfection de
l’interrupteur analogique (Ron ≠ 0 et Roff ≠ ∞) et de l’impédance d’entrée du quantificateur
(Ze ≠ ∞).
6.1.3 Quantification
L’espace des amplitudes du signal échantillonné est divisé en intervalles qui peuvent être :
• De même hauteur. C’est la quantification linéaire qui est utilisée dans le cas général.
• De hauteur différentes. On parle alors de quantification non-linéaire (en particulier en
fonction de lois logarithmiques comme la loi A ou la loi μ utilisées en téléphonie pour
coder avec plus de précision les amplitudes faibles que les amplitudes élevées).
La valeur numérique de l’échantillon à quantifier s’obtient en prenant le numéro de code
associé au niveau le plus proche. Les codages les plus utilisés sont le codage binaire, BCD,
Gray… Dans ce cours, on ne traitera que de la quantification linéaire avec codage en binaire
naturel comme sur la figure suivante :
274
amplitude
Codes binaires
1V
Niveau de quantification
111
110
101
Signal échantillonné-bloqué
100
011
Signal quantifié
010
001
011
101
110
101
010
0V
0
Te
2Te
3Te
4Te
000
temps
5Te
L’écart Δ entre deux niveaux de quantification successifs (ou encore la hauteur d’un
intervalle) est appelé « pas de quantification ». Dans l’exemple précédent, on a 8 niveaux
(codage sur 3 bits) entre 0 et 1 Volt soit 7 intervalles. Le pas de quantification est donc égal à
0.143 Volt (1/7). On peut maintenant définir la fonction de transfert d’un convertisseur
analogique/numérique (3 bits) en plaçant l’amplitude analogique du signal en abscisse et les
valeurs numériques obtenues après conversion en ordonnée.
Valeurs numériques
111
Δ
110
101
100
011
010
Vcodé
001
000
0V
Vanalogique
Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref
8
8
8
8
8
8
8
275
Vous noterez que l’on a créé 9 niveaux analogiques compris entre 0 V et Vref afin d’obtenir 8
intervalles codés de 000 à 111. A chaque valeur analogique à convertir est associée une valeur
numérique de sortie qui correspond au niveau de quantification le plus proche. Dans cette
configuration, le pas de quantification pour un convertisseur N bits est égal à :
Δ=
Vref
[V].
2N
La tension continue de référence Vref est égale à l’amplitude maximale du signal analogique
à l’entrée du convertisseur. Soit un mot binaire B = bN-1, bN-2, … b1, b0. bN-1 est appelé le bit le
plus significatif (MSB : Most Significant Bit) et b0 le bit le moins significatif (LSB : Least
Significant Bit). La tension analogique correspondant à la valeur numérique B est égale à :
Vcodé =
Vref
2
b ⎞
b
⎛ b N −1 b N −2 b N −3
⎜ 0 + 1 + 2 + ... + N1− 2 + N0−1 ⎟
2
2
2
2 ⎠
⎝ 2
Prenons par exemple un codage sur 4 bits et une tension de référence de 5 V. Le pas de
quantification est égal à 312.5 mV, une valeur numérique 1010 correspond à une tension
analogique égale à 3.125 V. La conversion analogique/numérique s’effectue en considérant
l’appartenance de la tension d’entrée à un intervalle centré sur les valeurs de Vcodé. Il y a
donc naturellement une différence entre la valeur de la tension codée et la valeur du signal
d’entrée. C’est l’erreur de quantification ou erreur de conversion. Elle est aussi appelée
tension de résidu. Plus la conversion est précise et plus la valeur du résidu est faible puisque :
Vanalogique = Vcodé + Vrésidu
La fonction de transfert d’un convertisseur vue précédemment n’est valable qu’entre 0 et Vref
(ou –Vref/2, +Vref/2). Si la tension analogique sort de cette plage, la valeur numérique de
sortie ne change plus. Les caractéristiques d’un convertisseur analogique/numérique ne sont
définies que sur sa plage de tension d’entrée. L’échantillonnage est une opération qui ne
change pas la valeur du signal analogique. Par contre, la quantification introduit un bruit
résultant de la différence entre la valeur analogique et la valeur numérique codée. En
appliquant à l’entrée du convertisseur 3 bits vu précédemment une tension variant
linéairement entre 0 et Vref, ce bruit (la tension de résidu) varie selon la forme en dents de
scie suivante :
276
erreur
Δ
2
Vanalogique
Δ
2
0V
Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref
8
8
8
8
8
8
8
L’erreur de quantification vaut au maximum la moitié du pas de quantification, c’est à dire
1
± LSB . Ce bruit de quantification ajouté au signal analogique peut être gênant pour
2
certaines applications. En fait, il est inversement proportionnel au nombre de bits utilisés pour
effectuer la conversion. Une formule couramment utilisée lie le nombre de bits au rapport
signal sur bruit (SNR) de la conversion :
⎛V
⎞
S
[dB] = 20.log10 ⎜⎜ analogique efficace ⎟⎟ = 6.N + 1,76 dB
N
⎝ Vbruit efficace ⎠
Par exemple, on a généralement un SNR égal à 50 dB en télévision. On doit donc utiliser un
convertisseur 8 bits (6x8 + 1,76 ≈ 50 dB) pour travailler dans ce domaine. Cette formule est
calculée avec une tension sinusoïdale pleine échelle (entre 0 et Vref) à l’entrée du
convertisseur. Il faut bien comprendre que le bruit de quantification ne dépend que du nombre
de bits utilisés pour la conversion, mais pas de l’amplitude du signal d’entrée. Si vous
n’utilisez pas toute la plage disponible (la dynamique d’entrée), le SNR diminue dans les
mêmes proportions que le signal d’entrée. Si la dynamique est par exemple de 1 V et que le
signal analogique ne fait que 500 mV crête à crête d’amplitude, le SNR est divisé par 2, soit
SNR = 6.N – 4,24 dB.
6.1.4 Reconstruction du signal analogique
Théoriquement, un simple filtre passe-bas suffit pour restituer le signal après échantillonnage.
La quantification impose cependant l’utilisation d’un convertisseur numérique/analogique
(CNA) pour passer d’une suite de nombres binaires à un signal similaire au signal
échantillonné-bloqué vu précédemment. Le CNA doit être cadencé par une horloge de même
fréquence que celle utilisée pour le CAN. Le signal suivant est obtenu en sortie du CNA :
277
amplitude
Signal en marches d’escalier
temps
-Te
0
Soit le mot binaire B = bN-1, bN-2, … b1, b0. L’amplitude de l’échantillon correspondant à B en
sortie du CNA est égale à :
Vrestit =
Vref
2
b
b ⎞
⎛ b N −1 b N −2 b N −3
⎜ 0 + 1 + 2 + ... + N1−2 + N0−1 ⎟
2
2
2
2 ⎠
⎝ 2
On en déduit la fonction de transfert d’un CNA (3 bits) :
Vrestituée
Vref
7Vref
8
6Vref
8
5Vref
8
4Vref
8
3Vref
8
2Vref
8
Vref
8
0V
000
001
010
011
100
278
101
110
111
Valeurs
numériques
La tension de sortie évolue entre 0 et
7.Vref
, la tension continue de référence Vref n’étant
8
pas nécessairement égale à celle utilisée pour le CAN.
Il reste maintenant à passer du signal en marches d’escalier au signal analogique réel. Il faut
pour cela passer le signal dans un filtre passe-bas appelé « filtre de lissage ». Pour un signal
analogique dont le spectre est compris entre 0 et Fb, la fréquence de coupure du filtre de
lissage doit être égale à Fb. La sélectivité de ce filtre (comme d’ailleurs celle du filtre antirepliement) doit être élevée.
6.2
Caractéristiques des convertisseurs
6.2.1 Introduction
Le bruit de quantification est inhérent à la conversion analogique/numérique. Ce n’est
cependant pas la seule source d’erreurs entre l’entrée et la sortie de notre chaîne de traitement
de l’information. Les circuits convertisseurs analogique/numérique (CAN ou ADC en anglais)
et convertisseurs numérique/analogique (CNA ou DAC en anglais) introduisent des
distorsions supplémentaires. Le but d’une conception soignée sera de minimiser ces erreurs et
de se rapprocher autant que possible du rapport signal sur bruit théorique (dû à la seule
quantification).
6.2.2 Les CNA
Les caractéristiques statiques (mesurées en continu) suivantes s’appliquent aux CNA :
• La résolution est la plus petite variation de sortie induite par un changement du mot code
numérique en entrée. Exprimée en pourcentage de la variation pleine échelle (%FSR :
% Full Scale Range), elle est égale à
1
x100 %FSR. Elle est aussi souvent définie comme
2N
étant le nombre de bits N utilisés pour la conversion.
• La précision (accuracy) tient compte de toutes les erreurs du CNA. Elle caractérise l’écart
maximal entre la valeur lue et la valeur vraie, rapporté à la tension pleine échelle. Elle est
exprimée en LSB.
• L’erreur de décalage (offset error) caractérise l’écart entre la courbe de transfert et la
courbe idéale. Elle est exprimée en LSB.
279
Vrestituée
Courbe
idéale
Vref
Courbe
réelle
offset
0V
000
111
Valeurs
numériques
• L’erreur de gain (gain error) est due à la différence de pente entre la fonction de transfert
du convertisseur et la courbe idéale. Cet écart est mesuré pour la valeur numérique
maximale, l’erreur de décalage étant compensée. Il est exprimé en LSB.
Vrestituée
Courbe
idéale
Vref
Erreur de gain
Courbe
réelle
0V
000
111
Valeurs
numériques
• La non-linéarité différentielle (differential nonlinearity) est la différence entre le pas de
quantification q et la valeur ΔV du signal de sortie réellement obtenue entre deux valeurs
numériques adjacentes. ΔV est mesuré pour chaque code et on prend la valeur |ΔV – q|
maximale exprimée en LSB, les erreurs de décalage et de gain étant compensées.
Vrestituée
Courbe
idéale
Vref
ΔV
Courbe
réelle
q
0V
011 100
000
111
280
Valeurs
numériques
• La non-linéarité intégrale (integral nonlinearity) est le plus grand écart entre la fonction de
transfert et la droite de conversion idéale. Elle s’exprime en LSB, les erreurs de décalage et
de gain étant compensées.
• La monotonie est une conséquence de la linéarité du CNA. Un convertisseur est monotone
si un changement de valeur binaire à l’entrée provoque une variation de la tension de sortie
de même signe. Par exemple, l’application de codes binaires croissants sur le CNA doit
correspondre en sortie avec des tensions croissantes. Un convertisseur n’est pas monotone
si la non-linéarité différentielle est supérieure ou égale à 1 bit ou encore si la pente de la
fonction de transfert du convertisseur est négative.
Vrestituée
Courbe
idéale
Vref
Courbe
réelle
0V
000
111
Valeurs
numériques
• Le temps d’établissement (Settling time) ou temps de conversion est le temps nécessaire au
convertisseur pour répondre à une variation pleine échelle du signal. On passe du mot code
00…0 au mot code 11…1 et on mesure le temps nécessaire pour que le convertisseur
atteigne sa valeur finale en sortie avec une précision de ± ½ LSB.
Vrestituée
1 LSB
Valeur
finale
Temps d’établissement
0V
temps
Changement de code
281
• La fréquence de conversion (conversion rate) est le nombre maximal de conversions par
seconde pour lequel les spécifications du CNA sont respectées.
Les CNA rapides ont des caractéristiques dynamiques (mesurées en alternatif) telles que :
• la distorsion harmonique totale (total harmonic distorsion THD). Lors de la conversion
d’une tension sinusoïdale, des sinusoïdes parasites ayant des fréquences multiples de la
fréquence fondamentale sont créées. La THD mesure, en dB, le rapport entre la puissance
des sinusoïdes parasites et celle de la sinusoïde principale.
• le rapport signal sur bruit (signal to noise ratio SNR). Par rapport à la formule théorique,
cette mesure incorpore toutes les distorsions et bruits du convertisseur.
• le nombre effectif de bits (Effective number of bits ENOB) est calculé à partir de la mesure
précédente en appliquant la formule théorique du cours.
Le CNA possède aussi, comme le CAN, les caractéristiques générales d’un circuit intégré
comme la tension d’alimentation, la consommation ou le coût ainsi que la sensibilité des
caractéristiques à la tension d’alimentation et à la température.
6.2.3 Les CAN
Les caractéristiques du CAN ne sont valables qu’à l’intérieur de sa plage de tension d’entrée.
Certaines d’entre elles sont définies de manière identique à celles du CNA avec parfois
quelques variantes :
• La résolution d’un CAN est la plus petite variation du signal d’entrée qui fait changer le
mot binaire en sortie.
• La précision (définition identique à celle du CNA).
• Les définitions des erreurs de décalage, de gain, de linéarité (différentielle et intégrale)
ainsi que la monotonie sont identiques à celle du CNA, mais avec la fonction de transfert
du CAN. Voici par exemple une erreur de gain :
282
Valeurs
numériques
Courbe
idéale
111
Erreur de gain
Courbe
réelle
000
Vanalogique
0V
Vref
• Le temps d’établissement d’un CAN est le temps nécessaire pour répondre à une variation
pleine échelle du signal d’entrée.
• La fréquence de conversion (conversion rate) est le nombre maximal de conversions par
seconde supporté par le CAN.
• Les performances dynamiques comme la distorsion harmonique totale (total harmonic
distorsion THD), le rapport signal sur bruit (signal to noise ratio SNR) ainsi que le nombre
effectif de bits (Effective number of bits ENOB) sont définies de la même manière que
pour le CNA.
Les CAN possèdent aussi des caractéristiques qui diffèrent de celles des CNA :
•
L’erreur d’hystérésis. Les tensions de transition entre les niveaux peuvent être différents
selon le sens dans lequel la fonction de transfert est parcourue lors de conversions
successives.
Valeurs
numériques
000
Vanalogique
0V
283
• Le délai d’ouverture (aperture delay) ou temps d’ouverture est le temps qui sépare la
commande de conversion (généralement sur le front actif de l’horloge) de la lecture
effective de la tension analogique d’entrée.
• La dynamique d’entrée sans parasites (spurious-free dynamic range) est le rapport en dB
entre la tension minimale et la tension maximale discernable par un CAN. Par exemple,
⎛ 212 ⎞
⎟⎟ = 72,2 dB .
pour un CAN 12 bits, la dynamique d’entrée est égale à : SFDR = 20log10 ⎜⎜
⎝ 1 ⎠
6.2.4 Problèmes technologiques
6.2.4.1
Technologie employée
La supériorité de la technologie CMOS s’exprime pleinement dans les domaines des
traitements purement numériques ou bien pour intégrer des condensateurs. Mais quand il
s’agit d’appairer des transistors (dans le cas d’un amplificateur opérationnel AOP) ou de
réaliser plusieurs résistances identiques (dans le cas des convertisseurs), la technologie
bipolaire reste la meilleure. La technologie BicMOS peut aussi être utilisée pour réaliser des
convertisseurs puisqu’elle combine les avantages des technologies bipolaires et CMOS.
La technologie bipolaire est plutôt utilisée pour réaliser des CNA et CAN rapides comme les
CAN modèles flash ou les CNA basés sur un réseau de résistances. La technologie CMOS est
utilisée soit dans les convertisseurs lents tels que les convertisseurs à approximations
successives ou bien dans des convertisseurs plus rapides basés sur des capacités comme les
CAN à redistribution de charges.
6.2.4.2
Câblage
Un CAN se présente généralement sous la forme suivante :
AVCC
Partie
analogique
Partie
numérique
Vref
AGND
CAN
Vana
données
Horl
DVCC
284
DGND
Le circuit intégré comprend deux parties distinctes, la partie analogique et la partie
numérique. On trouve en général les broches suivantes :
•
Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.
•
Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.
•
Une entrée analogique pour la tension de référence Vref (qui peut être générée en
interne). Cette tension est de l’ordre de quelques volts.
•
Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).
•
Une entrée pour le signal analogique.
•
Le bus de données en sortie.
Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la
tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter
à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la
fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre
du CAN est une diminution notable du SNR (ou de la dynamique d’entrée), diminution
d’autant plus grande que la fréquence d’échantillonnage est élevée.
Un CNA se présente quand à lui sous la forme suivante :
AVCC
Partie
analogique
Partie
numérique
Vref
AGND
Vana
CNA
données
Horl
DVCC
DGND
Il comprend aussi deux parties distinctes, la partie analogique et la partie numérique. On
trouve généralement les broches suivantes :
•
Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.
•
Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.
285
•
Une entrée analogique pour la tension de référence Vref (qui peut être générée en
interne). Cette tension est de l’ordre de quelques volts.
•
Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).
•
La sortie analogique pour le signal. Deux cas peuvent se présenter, le CNA à sortie en
courant et le CNA à sortie en tension. Dans le premier cas, il faut obligatoirement mettre
en sortie du circuit un amplificateur opérationnel externe pour récupérer la tension du
signal alors que cet AOP est intégré au circuit dans le deuxième cas (avec une différence
de prix).
•
Le bus de données en entrée. Les données doivent être synchrones avec l’horloge.
Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la
tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter
à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la
fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre
du CAN est une diminution notable du SNR, diminution d’autant plus grande que la
fréquence d’échantillonnage est élevée. Cette diminution est toutefois beaucoup moins
sensible que pour un CAN.
6.3
Familles de CAN
6.3.1 Généralités
Parmi tous les fabricants de convertisseurs généralistes comme Burr-Brown, National
Semiconductor, Maxim et les autres, Analog Devices est celui qui possède le catalogue le
plus fourni. Même si certains fabricants spécialisés peuvent être plus performants dans un
domaine particulier (par exemple Philips ou Brooktree pour la vidéo), cette société est à la
pointe de la technique dans quasiment tous les domaines. C’est pourquoi nous nous servirons
de ses circuits comme exemples de CNA et de CAN.
On trouve chez Analog Devices une très grande gamme de CAN allant de 6 à 24 bits et de
quelques échantillons par seconde (SPS : Samples Per Second) à 150 MSPS (la fréquence de
conversion est faible quand la résolution est élevée). Certains CAN contiennent plusieurs
convertisseurs ou encore un seul convertisseur associé à un multiplexeur analogique afin de
réaliser un système d’acquisition multi-voies. D’autres paramètres de choix sont importants,
comme le nombre de tensions nécessaires pour alimenter le boîtier ainsi que la nécessité de
286
fournir une tension de référence externe. Le tableau suivant donne quelques exemples
représentatifs de CAN :
Référence Nombre Alimentation
Temps de conversion Vref
de bits
(ou fréquence)
interne
divers
AD7821
8
5 V, 5 mA
660 ns
non
Sans E/B
AD7870
12
± 5 V, 13 mA
100 KSPS
oui
AD7710
24
± 5 V, 13 mA
20 ms
oui
Sigma-delta, 2 voies
AD9066
6
5 V, 80 mA
60 MSPS
oui
double CAN
AD9002
8
-5.2 V, 145 mA
150 MSPS
non
ECL
AD7828
8
5 V, 20 mA
1 MSPS
non
8 voies
Voyons maintenant les principales techniques utilisées pour effectuer la conversion
analogique/numérique. Vous noterez que l’échantillonneur-bloqueur à l’entrée du
convertisseur n’est pas toujours représenté car il n’est d’ailleurs pas obligatoirement présent.
6.3.2 Convertisseurs à rampe
La famille des convertisseurs à rampe est parmi les plus anciennes et était utilisée pour les
mesures précises de signaux variant très lentement. Elle a permis d’atteindre une résolution de
20 bits mais a été supplantée par la famille des convertisseurs sigma-delta dont l’étude sort du
domaine de ce cours. Son principe demeure toutefois intéressant à étudier mais ne présente
plus aujourd’hui qu’un intérêt historique.
Le convertisseur simple rampe est la première version de cette architecture. La tension à
convertir Ex est comparée à une rampe de tension Vr de pente connue. Quand les deux sont
égales, un comparateur stoppe un compteur qui avait démarré au début de la conversion.
Connaissant le temps écoulé t1 et la pente, on peut en déduire la valeur de la tension d’entrée.
287
sortie
numérique
comparateur
Ex
compteur
Vr
Vr
RAZ
Ex
générateur de
rampe RC
t
t1
horloge
horloge
d’échantillonnage
RAZ
La précision de ce montage dépend principalement de la précision de la pente, c’est-à-dire de
celle du générateur de rampe. Le convertisseur double rampe permet de s’en affranchir.
Durant la première partie de la conversion double rampe, la tension Ex est intégrée pendant
un temps constant t0. La tension intégrée Vs croit linéairement avec le temps. La seconde
partie va consister à faire diminuer Vs avec une pente constante S jusqu’à son retour à 0, ce
qui prend un temps t1. Connaissant t0, t1 et S, on en déduit la tension d’entrée Ex.
Vs
pente fixe S
t
temps fixe t0
t1
Comme c’est le même intégrateur qui sert pour les deux phases, ses éléments RC
n’interviennent plus dans le calcul. D’autres modèles plus compliqués permettent d’améliorer
encore la précision de la conversion (modèle triple rampe et quadruple rampe).
6.3.3 Convertisseurs à approximations successives
Cette méthode de conversion est basée sur la génération de valeurs numériques qui sont
comparées à la tension analogique à convertir de façon à encadrer de plus en plus finement le
résultat final (méthode par dichotomie). Pour effectuer la comparaison, il est nécessaire
288
d’utiliser un convertisseur numérique/analogique dont les caractéristiques ne doivent pas
introduire de non-linéarités qui provoqueraient des erreurs dans le résultat.
Soit B = bN-1, bN-2, … b1, b0, la sortie numérique. La conversion commence en mettant à 1 le
MSB et à 0 les autres bits de B. Cette valeur numérique 100…00 est ensuite convertie en
analogique pour donner Vana, puis elle est comparée à Ex. Si Ex est inférieure à Vana, on
remet le MSB à 0 sinon on le garde à 1. Il faut ensuite traiter successivement les autres bits de
poids inférieur (mise à 1, puis évaluation). La conversion est finie quand le LSB a été traité.
horloge
comparateur
Ex
Registre
B : sortie
numérique
Vana
convertisseur
numérique/analogique
Prenons l’exemple d’un convertisseur 4 bits dont la plage d’entrée est égale à [0, 1 V]. La
résolution est donc de 62.5 mV. Le tableau suivant décrit les différents cycles de la
conversion d’une tension Ex = 0.7 V.
cycle
B
Vana [V]
> Ex
décision
1
1000
0.5
non
bit reste à 1
2
1100
0.75
oui
bit mis à 0
3
1010
0.625
non
bit reste à 1
4
1011
0.6875
non
bit reste à 1
Il y a calcul d’un bit supplémentaire à chaque cycle, pour arriver au résultat final : 1011. Ce
type de convertisseur est lent mais peu coûteux. Son implémentation en CMOS fait appel à un
à la redistribution des charges sur un réseau de capacités (voir : exercice 6.5).
289
L’AD676 de chez Analog Devices est un exemple de convertisseur 16 bits à approximations
successives (montage à redistribution de charges avec E/B intégré) réalisé en technologie
BICMOS. Son diagramme de blocs est le suivant :
Alimenté en 5 V et ± 12 V, il consomme typiquement 360 mW. Sa tension de référence
externe peut varier entre 5 et 10 V et il dispose d’un système d’autocalibration interne. Il est
disponible en boîtier DIP 28 broches. Ses caractéristiques principales (typiques) sont les
suivantes (FSR : Full Scale Range) :
paramètre
valeur
résolution
16 bits
fréquence de conversion
100 KSPS
erreur de décalage
0.005 %FSR
erreur de gain
0.005 %FSR
non-linéarité différentielle
le CAN est monotone
non-linéarité intégrale
± 1 LSB
temps d’établissement
2 μs
temps d’ouverture
6 ns
distorsion harmonique totale THD
- 96 dB
rapport signal à bruit SNR
89 dB
Il faut encore noter que, du fait de sa structure, il faut autant de coups d’horloges que de bits
de résolution entre l’acquisition de l’échantillon et sa sortie numérique, c’est-à-dire 16 cycles
pour ce circuit.
290
6.3.4 Convertisseurs algorithmiques
C’est la méthode de conversion la plus utilisée en CMOS car elle est particulièrement
économique. Le principe du convertisseur algorithmique à recirculation est d’appliquer sur la
tension à convertir Ex une suite d’opérations répétitives (l’algorithme) pour effectuer la
conversion. Dans sa version la plus simple, la conversion se fera bit par bit en comparant Ex
avec la tension de référence Vref. Selon le signe du résultat, le résidu est calculé en
soustrayant ou non Vref/2. Ce résidu est ensuite considéré comme une nouvelle tension à
convertir et l’opération recommence. Le schéma suivant montre le schéma de principe de ce
convertisseur :
horloge
Ex
Ve
+
E/B
Vrésidu
Σ
2
2.Vrésidu
Vref
2
Vref
2
comparateur
b
Les étapes suivantes sont nécessaires pour assurer une conversion :
1. Acquisition de l’échantillonneur/bloqueur, Ve = Ex.
2. Si Ve > Vref/2, alors b = 1 sinon b = 0.
3. Si b = 1, alors Vrésidu = Ve – Vref / 2, sinon Vrésidu = Ve.
4. Acquisition de l’échantillonneur/bloqueur, Ve = 2.Vrésidu. On reprend à l’étape 2.
291
Prenons l’exemple d’un convertisseur 4 bits avec Vref = 2 V et Ex = 0.6 V. Les quatre cycles
suivants sont obtenus :
1
Ve = 0.6 V
< Vref / 2
B3 = 0
Vrésidu = 0.6 V
2
Ve = 1.2 V
> Vref / 2
B2 = 1
Vrésidu = 0.2 V
3
Ve = 0.4 V
< Vref / 2
B1 = 0
Vrésidu = 0.4 V
4
Ve = 0.8 V
< Vref / 2
B0 = 0
Vrésidu = 0.8 V
B
B
B
B
Il est possible d’utiliser ce principe pour effectuer la conversion de P bits à chaque cycle au
lieu d’un seul bit. Dans ce cas, il faut remplacer le comparateur par un CAN P bits et il faut
utiliser un CNA P bits pour calculer le résidu. Il faut également remplacer la multiplication
par 2 du résidu par une multiplication par 2P.
La vitesse de la conversion de cette architecture est limitée par le fait qu’il faut N cycles pour
arriver au résultat. Dans le montage pipeline, il n’y a pas de rebouclage de 2.Vrésidu sur Ve au
niveau du CAN élémentaire. Le schéma suivant montre la nouvelle structure d’un étage sur 1
bit.
horloge
Ve
CAN
+
E/B
Vrésidu
Σ
2
2.Vrésidu
Vref
2
Vref
2
b
Le CAN algorithmique pipeline est constitué de N étages, N étant le nombre de bits de
résolution (4 bits sur le schéma suivant). Lorsque le deuxième étage effectue son calcul sur le
résidu Vr1 du premier étage, celui-ci peut commencer à calculer une nouvelle valeur. Une
fois la conversion du premier symbole S1 commencée, il faut attendre 4 cycles (le temps que
292
la valeur traverse les 4 étages) pour obtenir la valeur numérique, mais la seconde valeur
numérique (correspondant au deuxième symbole S2) arrive pendant le cycle suivant (une fois
que le pipeline est amorcé).
H
Ex
E/B
CAN Vr1
E/B
b3
CAN Vr2 E/B
CAN Vr3 E/B
b2
b1
CAN
b0
S4
H
S3
S3
H
S2
S2
S1
S2
H
S1
S1
H
S1
registres
Sortie numérique
Supposons que l’on envoie la séquence de symboles suivante à l’entrée du montage : S1, S2,
S3, S4, S5. on obtient la séquence de remplissage du pipeline suivante :
cycle
étage 1
étage 2
étage 3
étage 4
1
S1
X
X
X
2
S2
S1
X
X
3
S3
S2
S1
X
4
S4
S3
S2
S1
5
S5
S4
S3
S2
Chaque étage traitant un symbole fournit le bit correspondant à son rang. A un instant donné,
il n’est donc pas possible de prendre directement les sorties de chaque étage pour constituer la
valeur binaire correspondant à un symbole. Pour remettre les 4 bits en phase, il faut insérer
des registres à décalage dont la taille décroît avec le rang de l’étage. Les retards apportés par
ces registres correspondent exactement aux retards des étages de conversion suivants. Comme
pour le convertisseur à recirculation, il est possible de traiter plusieurs bits par étage.
293
L’AD876 est un exemple de convertisseur 10 bits algorithmique à structure pipeline réalisé en
technologie CMOS. Son diagramme de blocs est le suivant :
Alimenté en 5 V, il consomme typiquement 160 mW. Sa tension de référence externe est de
l’ordre de 4 V. Il est disponible en boîtier SOIC et SSOP 28 broches ainsi qu’en TQFP 48
broches. Ses entrées/sorties numériques sont compatibles 5 V et 3.3 V, les sorties pouvant être
mises à l’état haute impédance. Ses caractéristiques principales (typiques) sont les suivantes :
paramètre
valeur
résolution
10 bits
20 MSPS
erreur de décalage
0.1 %FSR
erreur de gain
0.1 %FSR
± 0.1 LSB
± 0.3 LSB
temps d’ouverture
4 ns
THD
- 60 dB
SNR
47 dB
nombre effectif de bits ENOB
7.5 bits
dynamique d’entrée SFDR
-65 dB
Il faut encore noter que, du fait de sa structure en pipeline, il y a un temps de latence de 3.5
périodes d’horloge entre l’acquisition de l’échantillon et sa sortie numérique. Mais
contrairement à l’AD676, l’AD876 sort une nouvelle donnée à chaque coup d’horloge.
294
6.3.5 Convertisseurs flash
Le principe de ce convertisseur (structure flash) consiste à comparer la tension d’entrée Ex à
n tensions de référence simultanément. La figure suivante donne l’exemple d’un convertisseur
3 bits. 8 nombres différents peuvent être représentés à l’aide de 7 comparateurs. Les 7
tensions de référence sont réalisées à l’aide d’un diviseur résistif.
Vref = 8 V
3R/2
Ex = 3 V
comparateurs
0
13/2 V
R
0
R
0
R
0
R
1
R
1
R
1
11/2 V
9/2 V
décodeur
7/2 V
5/2 V
3/2 V
1/2 V
R/2
295
B : sortie
numérique
Avec Ex = 3 V et Vref = 8 V, les trois premiers comparateurs sont à 1 alors que les autres
sont à 0. Le décodeur transforme la position du bit de poids le plus élevé mis à 1 en un code
binaire (ici, le code 3). Cette structure de convertisseur est la plus rapide, elle atteint
facilement plusieurs centaines de MSPS. L’implantation pose de nombreux problèmes du fait
du grand nombre de comparateurs (2N-1 pour un mot de N bits). Sa résolution dépasse donc
rarement 8 bits et sa consommation est élevée. Il n’est généralement pas nécessaire de
l’associer à un échantillonneur/bloqueur.
Pour 8 bits, il faut 255 comparateurs montés en parallèle. Pour toute augmentation de la
résolution d’un bit, le nombre de comparateurs double, ce qui amène rapidement à des
surfaces de silicium trop grandes. La structure semi-flash (subranging) cherche à garder la
rapidité de la structure flash tout en réduisant le nombre de comparateurs. L’unité de
conversion est divisée en deux sous unités flash travaillant en série. La première unité va
calculer les bits de poids forts qui sont ensuite convertis en analogique puis soustraits à la
tension à convertir pour obtenir le résidu de cette conversion. Ce résidu est ensuite converti
dans le deuxième étage flash pour générer les bits de poids faibles. Le principe de base est
donc en fait celui de la conversion algorithmique, mais appliqué sur un plus grand nombre de
bits. Par rapport à la structure flash, il faut un échantillonneur/bloqueur (E/B) et un CNA de
plus, mais le nombre de comparateurs est fortement diminué. Prenons l’exemple d’un CAN
12 bits semi-flash :
Ex
E/B
Flash 4 bits
Bits 11 à 8
CNA
4 bits
Flash
8 bits
Bits 7 à 0
comparateur
Il ne contient plus que 24 - 1 + 28 - 1 = 260 comparateurs au lieu de 212 - 1 = 4095 avec une
structure flash.
296
L’AD9002 est un exemple de convertisseur 8 bits flash réalisé en technologie bipolaire. Son
diagramme de blocs est le suivant :
Alimenté en - 5.2 V, il consomme typiquement 750 mW. Sa tension de référence externe est
comprise entre - 3.5 et + 0.1 V et il est disponible en boîtier DIP et PLCC 28 broches. Ses
entrées/sorties numériques sont compatibles ECL. Ses caractéristiques principales (typiques)
sont les suivantes :
paramètre
valeur
résolution
8 bits
150 MSPS
erreur de décalage
8 mV
0.6 LSB
0.6 LSB
temps d’ouverture
1.3 ns
SNR
47.6 dB
ENOB
7.6 bits
Il faut encore noter qu’il n’y a plus qu’un retard d’une période d’horloge entre l’acquisition
de l’échantillon et sa sortie numérique.
297
6.4
Familles de CNA
6.4.1 Généralités
On trouve chez Analog Devices une très grande gamme de CNA allant de 8 à 18 bits et de
quelques centaines d’échantillons par seconde à 400 MSPS (la fréquence de conversion est
faible quand la résolution est élevée). Les CNA sont disponibles en sortie courant (nécessitant
un AOP externe) ou en sortie tension et contiennent jusqu’à 8 convertisseurs. Certains
modèles incorporent une fonction de multiplication. Il suffit d’entrer une tension analogique
sur Vref et la tension de sortie du CNA devient égale à :
⎛ Nombre binaire ⎞
Vsortie = Vref.⎜
⎟
2N
⎝
⎠
On injecte par exemple une tension sinusoïdale d’amplitude crête à crête 4 V sur l’entrée Vref
d’un convertisseur 8 bits. On obtient en sortie la même tension sinusoïdale dont l’amplitude
varie entre 0 et 4.
255
1
Vcàc par pas de 4.
Vcàc selon le nombre binaire appliqué sur le
256
256
CNA. D’autres paramètres de choix sont importants, comme le nombre de tensions
nécessaires pour alimenter le boîtier ainsi que la nécessité de fournir une tension de référence
externe. Le tableau suivant donne quelques exemples représentatifs de CNA :
Référence # bits
Alimentation
Tconversion sortie Vref
divers
ou Fconversion I/V interne
AD7537
AD760
12
12/15 V, 2 mA
16/18 ± 15 V, 5 V, 600 mW
1.5 μs
I
non
2 CNA multiplieurs
10 μs
V
oui
auto-calibration, série-//
AD768
16
± 5 V, 465 mW
30 MSPS
I
oui
multiplieur
AD9720
10
-5.2 V, 210 mA
400 MSPS
I
oui
ECL
AD8600
8
5 V, 35 mA
2 μs
V
non
16 CNA multiplieurs
298
Voyons maintenant les principales techniques utilisées pour effectuer la conversion
numérique/analogique.
6.4.2 Convertisseurs à base de résistances
6.4.2.1
CNA à réseau de résistances pondérées
La structure à réseau de résistances pondérées est des plus simples. Le réseau réalise une
conversion tension/courant de la tension de référence. Seuls les courants des branches dont les
bits de commande sont à 1 sont ensuite sommés, le total étant reconverti en tension par
l’AOP.
2R
bN-1
4R
bN-2
8R
bN-3
R
Vref
2NR
b0
AOP
+
Vs
La sortie vaut donc :
1
1
⎡
⎛ 1
⎞⎤
Vs = − R ⎢ Vref ⎜
.b N − 1 +
.b N − 2 + ... + N .b 0 ⎟⎥
4R
2 R
⎝ 2R
⎠⎦
⎣
=−
b
b ⎞
Vref ⎛
⎜ b N − 1 + N − 2 + ... + N0-1 ⎟
2 ⎝
2
2 ⎠
Cette structure de convertisseur nécessite des rapports de résistances importants (de R à 2N.R
pour une conversion sur N bits). Or, plus les rapports augmentent et plus la précision entre
éléments est difficile à obtenir.
299
6.4.2.2
CNA à réseau de résistances R-2R
Il est donc plus intéressant, du point de vue de la précision, de n’utiliser que des petits
rapports avec un réseau de résistances R-2R (voir : exercice 6.6). Le montage sur 4 bits ainsi
obtenu est le suivant :
R
R
2R
b3
b3
R
2R
b2
b2
2R
2R
b1
b1
2R
b0
b0
R
Vref
+
Vs
Le réseau est construit de manière à ce que, quelques soient les valeurs des bits, le courant
circulant dans les résistances soit toujours le même. Si un bit est à 1, le courant est dirigé sur
l’entrée de l’AOP (qui est une masse virtuelle), sinon il va sur la masse. De plus, entre chaque
nœud du réseau et la masse, il y a une impédance équivalente à R. Le courant circulant dans
le réseau se partage donc en deux en chaque nœud et on obtient finalement :
1
1
1
⎡
⎛ 1
⎞⎤
Vs = − R ⎢ Vref ⎜
.b 3 +
.b 2 +
.b1 +
.b 0 ⎟⎥
4R
8R
16R ⎠⎦
⎝ 2R
⎣
=−
Vref
2
b
b b ⎞
⎛
⎜ b3 + 2 + 1 + 0 ⎟
2
4 8⎠
⎝
L’AD7524 est un exemple de convertisseur numérique/analogique 8 bits à réseau de
résistances R-2R réalisé en technologie CMOS. Son diagramme de blocs est le suivant :
300
Il consomme de 5 à 30 mW selon la tension d’alimentation comprise entre 0 et 17 V. Sa
tension de référence externe est comprise entre ± 25 V et il est disponible en boîtier DIP et
SOIC 16 broches ou PLCC 20 broches. Le bus de données et ses signaux de contrôle sont
conçus pour être interfacé avec un microprocesseur. Le chronogramme d’écriture est le
suivant :
Ses caractéristiques principales (typiques en 15 V) sont :
paramètre
valeur
résolution
8 bits
Précision relative
± 1/2 LSB
erreur de gain
± 1.25 LSB
non-linéarité
± 1/2 LSB (monotone)
250 ns
301
6.4.2.3
CNA à échelle de résistances
Une dernière architecture de CNA à base de résistances utilise un principe identique à celui
de CAN flash : une échelle de résistances qui sert à générer toutes les valeurs possibles de la
tension de sortie. La tension correspondant à la valeur de l’échantillon est envoyé sur la sortie
par l’intermédiaire d’un multiplexeur formé de commutateurs analogiques commandés par la
valeur numérique.
bN-1 bN-2
b0
2N signaux de commande
Vref
décodage
R
2N-1.Vref
2N
4.Vref
2N
R
R
R
3.Vref
2N
2.Vref
2N
AOP
+
Vs
Vref
2N
R
0
Ce montage, pour une précision de N bits, utilise 2N-1 résistances qui doivent être implantées
de manière à minimiser la dispersion des valeurs, ce qui limite la résolution à des valeurs
faibles. En pratique, on trouve ce type de montage associé à un autre CNA pour atteindre des
résolutions plus élevées comme dans l’exemple suivant.
L’AD7846 est un convertisseur numérique/analogique 16 bits à architecture segmentée réalisé
en technologie CMOS. Les 4 bits de poids fort sont traités par deux convertisseurs à échelle
de résistances mis en parallèle (sortie A1 et A2) alors que les 12 bits de poids faible sont
traités par un CNA 12 bits R-2R. Son diagramme de blocs est le suivant :
302
Il est alimenté en ± 15 V et 5 V avec une consommation typique de 100 mW. L’AOP de sortie
est intégré et permet une sortie analogique unipolaire (0 → 5 V à 0 → 10 V) ou bipolaire (5 V → 5 V à -10 → 10 V) avec possibilité de multiplication. Ses tensions de référence
externes sont comprises entre ± 10 V et il est disponible en boîtier DIP et PLCC 28 broches.
Le bus de données et ses signaux de contrôle sont conçus pour être interfacé avec un
microprocesseur. Le chronogramme d’écriture est le suivant :
Ses caractéristiques principales (typique avec sortie bipolaire) sont:
paramètre
valeur
résolution
16 bits
Précision relative
± 6 LSB
erreur de décalage
± 6 LSB
erreur de gain
± 6 LSB
± 1 LSB (monotone)
7 μs
303
6.4.3 Convertisseurs à courants pondérés
La vitesse de la conversion est limitée par le temps d’établissement de l’AOP de sortie monté
en sommateur. Pour augmenter cette vitesse, on peut remplacer les résistances par des sources
de courant pondérées dont la valeur est fonction de Vref et du poids de la source. Le temps de
conversion ne dépend plus alors que du temps de commutation des sources. Deux solutions
sont possibles pour les sources:
• On utilise des sources de courant pondérées de taille croissante avec le poids des bits.
L’inconvénient est alors la faible précision due aux dispersions entre les sources de valeurs
différentes.
• On utilise des sources identiques d’une valeur correspondant à un LSB, ces sources étant
ensuite sommées pour atteindre la valeur requise. La précision est bien meilleure avec
comme inconvénient un grand nombre de sources à implanter (2N-1) et de nombreux
signaux de commande.
Une combinaison des deux solutions peut être retenue pour réaliser un convertisseur 8 bits (Is
est proportionnel à Vref qui n’est pas représentée sur le schéma). Cette solution utilise 63
sources de courants identiques pour la conversion des 6 bits de poids fort et deux sources de
courant pondérées pour les deux bits de poids faible.
VCC
Vs
63 sources identiques
(6 MSB)
b7,…, b2
courant LSB
Is
26
304
Is
27
Is
28
b1 , b0
L’AD768 est un CNA 16 bits réalisé en technologie BICMOS à architecture segmentée basée
sur des sources de courant commutées. Son diagramme de blocs est le suivant :
Il est alimenté en ± 5 V avec une consommation typique de 465 mW. La sortie se fait en
courant avec possibilité de multiplication. Sa tension de référence interne est égale à 2.5 V et
il est disponible en boîtier SOIC 28 broches. Le chronogramme d’écriture est le suivant :
Ses caractéristiques principales (typique) sont:
paramètre
valeur
résolution
16 bits
erreur de décalage
0.2 % FSR
erreur de gain
1 % FSR
25 ns
THD
-66 dB
SFDR
73 dB
305
6.5
Exercices
Exercice 6.1
On utilise dans cet exercice le CAN 3 bits vu au §7.1.3. La tension de référence est égale à 1
V. On cherche à convertir le signal triangulaire suivant :
amplitude
A
0
t
0
T
La période T est égale à 14 fois la période d’échantillonnage.
1. Quelle est la fréquence d’échantillonnage minimale ?
2. Calculer le pas de quantification Δ.
3. A =
7
Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.
8
4. Calculer le rapport signal sur bruit de quantification (SNR).
5. A = 2.Vref. Dessiner le signal quantifié. Conclusion ?
6. A =
1
Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.
8
7. Calculer le SNR. Quel est le nombre de bits effectif de la conversion dans ce cas ?
Exercice 6.2
Pour des convertisseurs de résolution 6, 8, 12, 16 et 24 bits, rappeler la définition et calculer :
1. Le rapport signal sur bruit de quantification.
2. La dynamique.
3. La résolution en pourcentage de la pleine échelle.
Exercice 6.3
On souhaite réaliser un système permettant de retarder un signal analogique à l’aide d’un
CNA, d’un CAN et de registres à décalage.
1. Proposer un montage permettant de réaliser cette fonction.
2. Ce montage est-il synchrone ?
3. Comment peut-on régler la valeur du retard ?
306
Exercice 6.4
On se propose de réaliser un générateur de rampes (y=a.t pour 0 ≤ t ≤ T) de période T, de
fréquence et d’amplitude variables, à l’aide d’un CNA et d’un compteur.
1. Proposer un montage permettant de réaliser cette fonction.
2. Quelles modifications faudrait-il apporter au montage précédent pour générer un signal
sinusoïdal ?
Exercice 6.5
La figure suivante représente un CAN à redistribution de charges ayant 5 bits de résolution.
S2
Vx
b4
C
C
2
C
4
b4 b3
b3 b2
b2
C
8
b1
b1
C
16
C
16
b0
b0
S3
comparateur
+
Vs
S3
S1
Ex
Vref
Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments
sont supposés parfaits (notamment le courant d’entrée du comparateur est nul). On travaille
avec Vref = 1 V et Ex = 0.8 V.
1. On désire charger tous les condensateurs à Ex. Donner la position des interrupteurs du
montage.
2. Quelle est alors la valeur de la charge totale stockée dans les condensateurs ?
3. On inverse tous les interrupteurs. Quelle est la nouvelle valeur de la charge totale
stockée ? Combien vaut Vx ?
4. b4 passe à 1. Calculer la charge totale du système et en déduire Vx.
5. Si Vx > 0, alors b4 = 0, sinon b4 = 1. Que vaut b4 dans cet exemple ?
307
6. b4 reste dans la position déterminée précédemment et b3 passe à 1. Calculer la charge
totale du système et en déduire Vx.
7. Si Vx > 0, alors b3 = 0, sinon b3 = 1. Que vaut b3 dans cet exemple ?
8. Déduire du fonctionnement précédent la valeur des bits b2, b1, b0.
Exercice 6.6
La figure suivante représente un CNA à réseau R-2R ayant 4 bits de résolution.
CNA
Vref
Itot
R
A
2R
IA
R
B
2R
b3
IB
b3
b2
R
C
2R
IC
b2
D
b1
2R
2R
ID
b1
b0
b0
R
RFB
IOUT1
IS
AOP
IOUT2 +
Vs
Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments
sont supposés parfaits (notamment le courant d’entrée de l’AOP est nul). On travaille avec
Vref = 10 V et B = 1011.
1. Calculer la résistance équivalente à droite du point D par rapport à la masse. Même
question pour les points C, B et A.
2. Calculer Itot et IA. En déduire le potentiel au point B.
3. Calculer IB. En déduire le potentiel au point C.
B
4. Calculer IC. En déduire le potentiel au point D et ID.
5. Donner la formule reliant Is et Vref, b3, b2, b1 et b0. En déduire Vs.
6. On passe Vref à -10 V. Quelle est la nouvelle valeur de Vs.
7. On applique sur Vref un signal sinusoïdal d’amplitude crête 5 V. Qu’obtient-on alors sur
Vs. Même question avec B = 0001 et B = 1111.
308
8. On applique sur Vref une tension continue égale à - 5 V, on inverse les bit b3 et b 3 et on
modifie l’amplificateur de sortie de la manière suivante :
R
-Vref
2
R
RFB
Is
IOUT1
AOP
IOUT2 +
Vs
Calculer la nouvelle formule de Vs. Combien vaut Vs pour B = 0000, 0001, 0111, 1111,
1001 et 1000. Conclusion ?
Exercice 6.7
Soit le circuit AD676 donc la documentation se trouve en annexe page A-47.
1. Quelles sont les caractéristiques générales de ce circuit ?
2. Quelles sont ses caractéristiques statiques ?
3. Quelles sont ses caractéristiques dynamiques ?
4. Y-a-t-il d’autres informations intéressantes dans la documentation ?
Exercice 6.8
Soit le circuit DAC8562 donc la documentation se trouve en annexe page A-63.
1. Quelles sont les caractéristiques générales de ce circuit ?
2. Quelles sont ses caractéristiques statiques ?
3. Quelles sont ses caractéristiques dynamiques ?
4. Y-a-t-il d’autres informations intéressantes dans la documentation ?
309
310
7 Corrigés succincts
7.1
Corrigés chapitre 1
Exercice 1.1
1. Voir cours.
2. Y = A.B.C.D,
Y = A + B + C + D , Y = A+B+C+D, Y = A.B.C.D , Y = A.B.C. D .
3. F1 = A + B , F2 = A.C + B.C , F3 = A.B + A.B , F4 = 1 .
4. voir cours.
5. voir cours.
6. A.B + A.B , A.B.C + B.C.D + A.C.D , A ⊕ B ⊕ C .
7. S = A.B .
8.
A
B
F
C
D
Exercice 1.2
1. F = S1 .A.B + S1 .S 0 .A . B + C.S1 .A.B.A . B .S 0 .
2.
C
0
0
0
0
1
1
1
1
S1 S0
F
0 0
0
0 1
0
1 0
A.B
1 1 A.B+ A.B
0 0
A.B
0 1 A.B + A.B
1 0
A.B
1 1 A.B+ A.B
3. F=A.B si S1S0 = 10, F= A.B si CS1S0 = 100, F= A ⊕ B si CS1S0 = 101, F= A ⊕ B si S1S0
= 11.
311
Exercice 1.3
1.
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
P
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
2.
D
C
B
A
F
Exercice 1.4
1. Y1 = A , Y2 = A + B , Y3 = 1 .
Exercice 1.5
Y1 = B.C.A. B , implantation avec 5 NAND à 2 entrées.
Y1 = A + B + C + B , implantation avec 5 NOR à 2 entrées.
Y2 = A.B.C , implantation avec 3 NAND à 2 entrées.
Y2 = A + B + C , implantation avec 5 NOR à 2 entrées.
Y3 = B.D. B.D , implantation avec 5 NAND à 2 entrées.
Y3 = B + D + B + D , implantation avec 6 NOR à 2 entrées.
312
Y4 = B.A.D , implantation avec 3 NAND à 2 entrées.
Y4 = B + A + D , implantation avec 5 NOR à 2 entrées.
Y5 = A.C.B.C , implantation avec 6 NAND à 2 entrées.
Y5 = A + C + B + C , implantation avec 5 NOR à 2 entrées.
Y6 = B.C , implantation avec 4 NAND à 2 entrées.
Y6 = B + C , implantation avec 1 NOR à 2 entrées.
Y7 = B.A.C , implantation avec 5 NAND à 2 entrées.
Y7 = B + A + C , implantation avec 3 NOR à 2 entrées.
Exercice 1.6
1. 4 bits : 0 → 15, -8 → 7 ; 8 bits : 0 → 255, -128 → 127 ; 16 bits : 0 → 65535, -32768 →
32767 ; 32 bits : 0 → 4294967295, -2147483648 → 2147483647 ; N bits : 0 → 2N-1, -2N-1
→ 2N-1-1.
2. (1101101)2=(109)10.
3. (19)10 = (10011)2, (45)10 = (101101)2, (63)10 = (111111)2.
4. (1CA57)16.
5. (10A4)16 = (4260)10 = (1000010100100)2, (CF8E)16 = (53134)10 = (1100111110001110)2,
(9742)16 = (38722)10 = (1001011101000010)2.
Exercice 1.7
1.
Décimal
0
1
2
3
4
5
6
7
C
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
Y0
0
1
1
1
1
1
1
1
Y1
1
0
1
1
1
1
1
1
313
Y2
1
1
0
1
1
1
1
1
Y3
1
1
1
0
1
1
1
1
Y4
1
1
1
1
0
1
1
1
Y5
1
1
1
1
1
0
1
1
Y6
1
1
1
1
1
1
0
1
Y7
1
1
1
1
1
1
1
0
2.
Y0 = C + B + A = C . B.A ,
Y3 = C + B + A = C .B.A ,
Y1 = C + B + A = C . B .A ,
Y2 = C + B + A = C .B. A ,
Y4 = C + B + A = C. B .A ,
Y5 = C + B + A = C.B .A ,
Y6 = C + B + A = C.B.A , Y7 = C + B + A = C.B.A .
3.
A
A
B
B
C
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
4.
A
A
B
B
C
C
Y0
…
Y7
V
Exercice 1.8
1.
314
b4
0
1
1
0
1
0
0
1
0
0
0
1
2
3
4
5
6
7
8
9
b3
0
1
0
1
0
1
0
0
1
0
b2
0
0
1
1
0
0
1
0
0
1
b1
1
0
0
0
1
1
1
0
0
0
b0
1
0
0
0
0
0
0
1
1
1
a3
0
0
0
0
0
0
0
0
1
1
a2
0
0
0
0
1
1
1
1
0
0
a1
0
0
1
1
0
0
1
1
0
0
a0
0
1
0
1
0
1
0
1
0
1
2.
3. b0 = a3 + a2.a1.a0 + a2.a1.a0 , b1 = a1.a2 + a3.a1.a0 + a2.a1.a0 ,
b2 = a1.a0 + a3.a0 + a2.a1.a0 , b3 = a3.a0 + a3.a1.a0 + a2.a1.a0 ,
b4 = a3.a2.a1.a0 + a 2.a1.a0 + a2.a1.a0 + a2.a1.a0 .
4. b0 = a3.a2.a1.a0.a2.a1.a0 implantation avec 4 NAND à 2 entrées et 3 NAND à 3 entrées.
Exercice 1.9
1. S = A ⊕ B , C=A.B.
A
B
S
C
2.
S i = C i −1 ⊕ A i ⊕ B i , C i = C i −1 .(A i ⊕ B i ) + A i .B i .
Ci-1
Ai
Si
Bi
Ci
3. D = A ⊕ B , E = A.B .
315
A
B
S
E
4. D i = E i −1 ⊕ A i ⊕ B i , E i = E i −1 .( A i ⊕ Bi ) + A i .Bi .
Ei-1
Ai
Di
Bi
Ei
5. K = 0, addition ; K = 1, soustraction.
Ri-1
SDi
Ai
Bi
Ri
K
Exercice 1.10
1. C’est un comparateur d’égalité de deux nombres sur 4 bits. S = 1 si a3 = b3 et a2 = b2 et
a1 = b1 et a0 = b0.
Exercice 1.11
1. Si = E.a i .b i , E i = E.(Si + I i ) , I i = E.a i .bi .
2.
316
1
b3
a3
E
S3
I3
E3
A>B
b2
a2
E
S2
I2
E2
A<B
b1
a1
E
S1
I1
E1
A=B
Exercice 1.12
1. S = (A ⊕ B).(E ⊕ (C + D)) .
Exercice 1.13
1.
A0
A1
A2
20
E7
1
2
22
…
E0
A0
20
A1
A2
E7
…
E0
1
2
22
A3
A4
20
2
E3
A0
20
A1
A2
E7
1
2
22
E2
E1
E0
1
S
Exercice 1.14
1.
e
0
0
0
p
0
0
0
m
0
0
1
c
0
1
0
E
0
0
0
317
P
0
0
0
M
0
0
0
C
0
0
0
…
E0
A0
A1
A2
20
1
2
22
E7
…
E0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
0
0
1
1
1
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
2. M = p.m.c , C = p.m.c , P = p.m.c + p.m.c , E = e.m.c + C + M .
3. A0 = c, A1 = m, A2 = p. C = 5, M = 6, P = 4 + 7, E = 5 + 6 + e.m.c .
4. A0 = m, A1 = c. M : I0 = 0, I1 = p, I2 = 0, I3 = 0. C : I0 = 0, I1 = 0, I2 = p, I3 = 0. P : I0 = p, I1
= 0, I2 = 0, I3 = p. E : I0 = e, I1 = p, I2 = p, I3 = 0.
5. A0 = c, A1 = m, A2 = p, A3 = e, A4 = 0. D0 = E, D1 = M, D2 = C, D3 = P. Contenu PROM =
table de vérité.
6. Réalisation avec des NAND des équations M = p.m. c , C = p.m.c , P = p.m.c + p.m.c ,
E = e.m.c + C + M .
Exercice 1.15
1.
nb
E D C
B
A
S
T
U
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
2
0
0
0
1
0
0
0
0
3
0
0
0
1
1
1
0
0
4
0
0
1
0
0
0
0
0
5
0
0
1
0
1
0
1
0
6
0
0
1
1
0
1
0
0
7
0
0
1
1
1
0
0
1
318
8
0
1
0
0
0
0
0
0
9
0
1
0
0
1
1
0
0
10
0
1
0
1
0
0
1
0
11
0
1
0
1
1
0
0
0
12
0
1
1
0
0
1
0
0
13
0
1
1
0
1
0
0
0
14
0
1
1
1
0
0
0
1
15
0
1
1
1
1
1
1
0
16
1
0
0
0
0
0
0
0
17
1
0
0
0
1
0
0
0
18
1
0
0
1
0
1
0
0
19
1
0
0
1
1
0
0
0
20
1
0
1
0
0
0
1
0
2. S = A.B.E + A.B.C.D.E + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D ,
T = A.B.C.D + A.B.C.D + A.B.C.D + C.E , U = A.B.C.D + A.B.C.D .
3. Voir : théorème de « De Morgan » + formules précédentes.
4. A0 = A, A1 = B, A2 = C, A3 = D.
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
I11
I12
I13
I14
I15
S
0
0
E
E
0
0
E
0
0
E
0
0
E
0
0
E
T
0
0
0
0
E
E
0
0
0
0
E
0
0
0
0
E
U
0
0
0
0
0
0
0
E
0
0
0
0
0
0
E
0
5. A0 = A, A1 = B, A2 = C, A3 = D, A4 = E. D0 = S, D1 = T, D2 = U. Contenu PROM = table
de vérité.
Exercice 1.16
1.
A
0
0
0
0
B
0
0
0
0
C
0
0
1
1
D
0
1
0
1
EQ
1
0
0
0
319
NE
0
1
1
1
LT GT
0 0
1 0
1 0
1 0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
0
0
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
1
1
0
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
NE = A.C + A.C + B.D + B.D ,
2. EQ = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D ,
LT = A.C + A.B.D + B. C.D , GT = A.C + A.B.D + B.C.D .
3. Voir : théorème de « De Morgan » + formules précédentes.
4. A0 = C, A1 = B, A2 = A.
I0
I1
I2
I3
I4
I5
I6
I7
EQ
D
0
D
0
0
D
0
D
NE
D
1
D
1
1
D
1
D
LT
D
1
0
1
0
D
0
0
GT
0
0
D
0
1
0
1
D
5. A0 = D, A1 = C, A2 = B, A3 = A. EQ = Σ(0,5,10,15), NE = Σ(1,2,3,4,6,7,8,9,11,12,13,14),
LT = Σ(1,2,3,6,7,11), GT = Σ(4,8,9,12,13,14).
6. A0 = D, A1 = C, A2 = B, A3 = A, A4 = 0. D0 = EQ, D1 = NE, D2 = LT, D3 = GT. Contenu
PROM = table de vérité.
Exercice 1.17
temps de propagation = 15 ns.
320
E1 [V]
1,5
100
t [ns]
100
t [ns]
E2 [V]
1,5
S [V]
100
t [ns]
Exercice 1.18
1.
Vs
5V
0
0,8
1,6
5V
Ve
2. hystérésis = VT+ - VT- = 0,8 V.
7.2
Exercice 2.1
1.
S
rebond
1
0
t
321
2.
S
rebond
1
0
t
3. On a maintenant une bascule SR. 2 → 1 : pendant le rebond, on passe de ‘mise à 0’ à
‘mémoire’ ⇒ S reste à 0. 1 → 2 : pendant le rebond, on passe de ‘mise à 1’ à ‘mémoire’ ⇒
S reste à 1.
Exercice 2.2
1.
H A
B
R S Q+
1 D
D
0
↓ D
D
D D D
0 Q
0 D D ou 0 si D change D D Q
↑ D
D
0
0 Q
2. bascule D synchrone sur front descendant.
Exercice 2.3
1.
CP
D=Q
Q
2. Nand : tP = 15 ns. Bascule : tPHLmax = 40 ns, tsmin = 20 ns, thmin = 5 ns.
3. fmax = 11,1 MHz.
Exercice 2.4
322
1. si tPD→QA < T/2, alors pas d’erreur. si T/2 < tPD→QA < T, alors erreur (métastabilité).
CP
entrée asynchrone
QA
QB
pas d’erreur
QC
erreur
erreur
QD
pas d’erreur
2.
t [ns]
0
0,5
1
1,5
2
MTBF
0.001 s
16,3 s
74 h
138 ans
2,25.106 ans
Exercice 2.5
1.
H
Q0
Q1
Q2
Q3
2. C’est un compteur Johnson. Une seule sortie change à chaque coup d’horloge. On peut
donc réaliser des combinaisons de sorties garanties sans glitches. Autre application, les
horloges décalées en phase.
Exercice 2.6
1.
323
QC
QB
QA
QC+
QB+
QA+
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
1
0
1
1
0
1
0
1
0
0
0
1
1
1
0
1
X
X
X
1
1
0
X
X
X
1
1
1
X
X
X
B
2. J = K = T.
QBQA
QC
00
T CT BT A
01
11
10
0
100 001 001 011
1
111 XXX XXX XXX
3. TC = Q B .Q A , TB = Q C + Q B .Q A , TA = Q C + Q B + Q A .
4. Avec des NAND, TC = Q B .Q A , TB = Q C . Q B .Q A , TA = Q C . Q B . Q A .
5.
0
7
4
1
5
6
3
2
6. Seul QB change. TB = Q B .Q A + Q C . Q B + Q A . Q C .
B
Exercice 2.7
1. J A = Q B , KA = QB. JB = KB = QA. JC = KC = QB.
B
B
B
B
324
2.
0
1
7
2
3
5
6
4
3. On connecte 6 sur 0, QB+ change ⇒ JB = KB = QA+QB.QC.
B
B
B
Exercice 2.8
1.
QC
QB
QA
QC+
QB+
QA+
0
0
0
0
1
0
0
0
1
X
X
X
0
1
0
0
1
1
0
1
1
1
0
1
1
0
0
X
X
X
1
0
1
1
1
0
1
1
0
0
0
0
1
1
1
X
X
X
B
2. J = K = T.
QBQA
QC
00
T CT BT A
0
01
11
10
010 XXX 110 001
1 XXX 011 XXX 110
3. Une solution de regroupement possible est : TC = Q A ⊕ Q C , TB = Q A + Q B + Q C ,
TA = Q C . Q B . Q A + Q B .Q C .
325
4. Réalisation directe avec un XOR, deux OR et deux NAND.
5.
0
2
6
3
4
5
1
7
6. Seul QC change. TC = Q B .Q A + Q A . Q C .
Exercice 2.9
1. Registre à décalage à droite.
2. Registre à décalage à gauche.
3. S0 = 0, décalage à droite. S0 = 1, décalage à gauche.
Qn-1
S0
Dn
Qn+1
S0
4. S1 = 0, décalage. S1 = 1, chargement.
Qn-1
S0
S1
Qn+1
S0
S1
Dn
chgt
S1
5. EN = 1, fonctionnement précédent. EN = 0, Qn = Dn.
326
Qn-1
S0
S1
EN
Qn+1
S0
S1
EN
Dn
Qn
chgt
S1
EN
EN
Exercice 2.10
1. fmax = 13,3 MHz.
SD
T
SD
Q
D
CP
CD
T
Q
D
CP
Q
CD
Q
2. T0 = 1, T1 = Q0, fmax = 13,3 MHz.
3. 3 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1, fmax = 11,1 MHz. 4 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1,
T3 = Q0.Q1.Q2, fmax = 9,5 MHz. La taille du AND augmente avec le nombre de bits. On ne
peut pas dépasser une taille limite ⇒ on fait des compteurs 4 bits et on les associe en
cascade.
4. On ajoute un signal EN (validation) et un signal RCO (Ripple Carry Output vaut 1 pour Qn
= 1111).
327
EN
T0
Q0
T1
H
T2
Q1
H
T3
Q2
Q3
H
H
RCO
16 bits : fmax = 5,5 MHz, 32 bits : fmax = 4,2 MHz.
5. fmax = 6,1 MHz.
Q0
Q1
Q2
Q3
RCO
EN T
EN P
EN (vers les bascules)
Exercice 2.11
1.
SD
T
SD
Q
D
CP
CD
T
Q
D
CP
Q
CD
Q
2. C’est un compteur 4 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1, T3 = Q0.Q1.Q2. La taille du AND
augmente avec le nombre de bits. On ne peut pas dépasser une taille limite ⇒ on fait des
compteurs 4 bits et on les associe en cascade.
3. les Dn valent 0 ⇒ les Qn passent à 0 sur le front suivant de l’horloge.
4. D0 = A, D1 = B, D2 = C, D3 = D ⇒ les Qn changent sur le front suivant de l’horloge.
5. RCO = 0, Tn = 0 ⇒ Q+n = Qn (effet mémoire).
328
6. On passe du montage 1 au montage 2.
vers les bascules
vers les bascules
1
2
EN P
EN T
EN
Qn
RCO
RCO
Qn
16 bits : fmax = 6 MHz, 32 bits : fmax = 4,4 MHz.
7. On distribue parallèlement EN P. La fmax est indépendante du nombre de compteurs
associés : 6,7 MHz.
7.3
Exercice 3.1
1. IIL et IOH sortant, IIH et IOL rentrant.
2. VOHmin = VIHmin + ΔH ⇒ VOHmin > VIHmin. VILmax = VOLmax + ΔL ⇒ VILmax > VOLmax.
3. ΔH = VOHmin - VIHmin = 2,7 - 2 = 0,7 V. ΔL = VILmax - VOLmax = 0,8 - 0,5 = 0,3 V.
4. 20 portes.
Exercice 3.2
1. tp (5.25 V, 0 °C) = 0,275. tp (4.75 V, 0 °C) = 0,315. ⇒
Δt p
ΔVCC
tp (4.75 V, 0 °C) = 0,315. tp (4.75 V, 70 °C) = 0,39. ⇒
Δt p
ΔT
= -2.5 % par 100 mV.
= -0.34 % par degré.
tp (4.75 V, 0 °C) = 0,315 min. tp (4.75 V, 0 °C) = 0,76 max. ⇒
Δt p
Δfabrication
= 145 %.
2. On a : tpmin (5.25 V, 0 °C) = 0,275. tptyp (5 V, 25 °C) = 0,53. tpmax (4.75 V, 70 °C) = 0,985.
tpmin x 1,0252,5 x 1,003425 x (1 + 1,45 / 2) = 0,55 ≈ tptyp.
tpmin x 1,125 x 1,24 x (1 + 1,45) = 0,94 ≈ tpmax.
Exercice 3.3
1. Imax = 80 mA.
329
2. tT = 20 ns.
3. ΔI = 2,56 A.
Exercice 3.4
1.
vM
2V
0
t
-2 V
2. voir cours.
3. voir cours.
4. Les potentiels sont référencés par rapport à la masse.
Exercice 3.5
1. ΔV = 1,25 V.
2. C = 50 nF.
Exercice 3.6
1. A ou B = 0 : T2, T4 bloqué, T3 passant ou saturé. S = 1. A et B = 1 : T2, T4 saturé, T3
bloqué. S=0. Le circuit est un NAND totem pole.
2. IA = IB = 525 μA. IOHmax = 10,8 mA.
B
Vs [V]
3,6
3,3
0
6,25
32
IOH [mA]
3. IIA = IIB = 16,9 μA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.
4. protéger le circuit contre les tensions négatives.
5. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.
330
Exercice 3.7
1. A ou B = 0 : T2, T3 bloqué. S en l’air ou au niveau 1 si l’on a placé une résistance entre la
sortie et VCC. A et B = 1 : T2, T3 saturé. S=0. Le circuit est un NAND collecteur ouvert.
2. IA = IB = 525 μA. S est en l’air (IC3 ≈ 0), il faut connecter une résistance Rc externe.
B
3. IIA = IIB = 16,9 μA. T3 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.
4. RCmax = 7,5 kΩ pour une sortance de 20. RCmin = 112 Ω avec 5 sorties connectées sur RC.
5. IILmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.
6.
VCC
R = 410 Ω
Exercice 3.8
1. C = 0. T’2, T’3 bloqué, T’4 passant. C = 1.
A ou B = 0 : T2, T3 bloqué, Darlington passant. S = 1.
A et B = 1 : T2, T3 saturé, Darlington bloqué. S=0.
C = 1. T’2, T’3 saturé, T’4 bloqué. C = 0. T2, T3 et Darlington bloqué. S = haute
impédance. Le circuit est un NAND trois états.
2. I C = 1 mA. IOHmax = 10,8 mA.
VC [V]
3,6
3,3
0
6,25
32
IOH [mA]
3. IIA = IIB = 16,9 μA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V. D1 est polarisée en inverse.
4. IIA = 1 mA. IOHmax = 16 mA.
331
Vs [V]
3,6
0
9,3
IOH [mA]
37
5. C = 0, D1 passante. VB1 = 0,9 V ⇒ T2, T3 bloqué.VB41 = 0,9 V ⇒ Darlington bloqué.
6. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.
Exercice 3.9
1. 2.
Input
1
0
X
Disable
0
0
1
Output
0
1
Z
T1
on
on
off
T2
off
on
X
T3
on
off
X
T4
on
on
off
Exercice 3.10
1. Pour avoir S = 0, on doit avoir T4 = T5 = T6 = on et T1 = T2 = T3 = off ⇒ E1 = E2 = E3
= 1. S = 1 pour toutes les autres combinaisons.
2. C’est un NAND.
Exercice 3.11
1. Pour avoir T1 passant, on doit avoir G2 = 1 et E = 0. Pour avoir T2 passant, on doit avoir
G1 = 0 et E = 1.
2.
G1
1
1
0
0
E
0
1
0
1
S
Z
Z
0
1
3. Input = 0 ⇒ B = A, Input = 1 ⇒ C = A. C’est un démultiplexeur.
332
Exercice 3.12
1. On a un inverseur sur A, B et Output. T et T’ forment une porte de transmission.
2. On a la table de vérité suivante :
A
0
0
1
1
B
0
1
0
1
Output
0
1
1
0
porte trans
on
off
on
off
T1
off
on
off
on
T2
off
off
off
on
T3
off
on
off
off
Exercice 3.13
1. IIL et IOH sortant, IIH et IOL rentrant.
2. VOHmin = VIHmin + ΔH ⇒ VOHmin > VIHmin. VILmax = VOLmax + ΔL ⇒ VILmax > VOLmax.
3. ΔH = VOHmin - VIHmin = 4,95 - 3,5 = 1,45 V. ΔL = VILmax - VOLmax = 1,5 - 0,05 = 1,45 V.
4. 10000 portes en ne considérant que les courants. Il faut prendre en compte les capacités
d’entrées et leur influence sur le temps de propagation.
5. temps de propagation = (0,90 ns/pF).CL + 80 ns (89 ns, 125 ns, 170 ns). temps de transition
= (1,35 ns/pF).CL + 33 ns (46.5 ns, 100.5 ns, 168 ns).
E1 [V]
2,5
500
t [ns]
500
t [ns]
E2 [V]
2,5
S [V]
500
333
t [ns]
Exercice 3.14
1.
CP
D=Q
Q
2. Nand : tP = (0,90 ns/pF).CL + 115 ns. Bascule : tP = (1,7 ns/pF).CL + 90 ns, tsmin = 40 ns,
thmin = 40 ns. Cin = 7,5 pF.
3. fmax = 3,8 MHz.
4. fmax = 12,1 MHz.
5. CL = 50 pF, fmax = 2,9 Mhz. CL = 100 pF, fmax = 2,3 Mhz.
Exercice 3.15
1. A 25 °C, Pd = 2,4 W.
Pd [W]
3,4
0
85
TA [°C]
2. A 25 °C, Pd = 4 W.
Pd [W]
5
0
125
334
TA [°C]
7.4
Exercice 4.1
1. 14 broches d’adresses.
2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données
sont à l’état haute impédance.
3.
Mémoires sélectionnées
adresses
M0, M1
De 0 à 3FFF
M2, M3
De 4000 à 7FFF
4
4
M0
M1
CS
CS
A14
Données 8 bits
4
4
M2
M3
CS
CS
Exercice 4.2
1. 13 broches d’adresses.
2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données
sont à l’état haute impédance.
3.
Mémoires sélectionnées
adresses
M0, M1
De 0 à 1FFF
M2, M3
De 2000 à 3FFF
M4, M5
De 4000 à 5FFF
M6, M7
De 6000 à 7FFF
335
8
8
M0
M1
CS
CS
8
8
M2
M3
CS
CS
8
8
Données 16 bits
A14
Dec
A15
M4
M5
2/4
CS
CS
8
8
M6
CS
M7
CS
Exercice 4.3
1. Adresses ROM = 1xxx xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 8000 à
FFFF.
2. Adresses RAM = x110 xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 6000 à
6FFF et de E000 à EFFF.
3.
Adresses
Zone
De 0000 à 5FFF
Libre1
De 6000 à 6FFF
RAM 4 Ko
De 7000 à 7FFF
Libre2
De 8000 à DFFF
ROM 24 Ko
De E000 à EFFF
ROM + RAM = impossible
De F000 à FFFF
ROM 4 Ko
Les zones RAM et ROM + RAM sont des zones d’adresses images.
336
4. libre1 = A15.( A14 + A13) = 24 Ko, libre2 = A15.A14.A13.A 12 = 4 Ko.
5. Entrée du décodeur : A11, A10, A9. Sortie du décodeur, s0 à s7. Le décodeur est validé
par libre2.
Exercice 4.4
1. Taille d’un bloc = 213 = 8 Ko.
Adresses
Bloc n°
De 0000 à 1FFF
1
De 2000 à 3FFF
2
De 4000 à 5FFF
3
De 6000 à 7FFF
4
De 8000 à 9FFF
5
De A000 à BFFF
6
De C000 à DFFF
7
De E000 à FFFF
8
2. Pour la RAM, il y a deux possibilités : de 0000 à 0FFF et de 1000 à 1FFF. Pour la ROM,
il y a 4 possibilités : de E000 à E7FF, de E800 à EFFF, de F000 à F7FF et de F800 à
FFFF. 0100 et 1100 adressent la même case mémoire de la RAM.
3. De 8000 à 9FFF.
Exercice 4.5
1.
A1 A1 A0 A0 G
Y3
Y2
Y1
Y0
337
2. décodeur 2/4 sans G = 12 transistors CMOS, avec G = 16 transistors CMOS. Décodeur
N/2N sans G = (N+1). 2N, avec G = (N+2). 2N.
3. On a un décodeur 20/220. Il faut 22020096 transistors CMOS. Avec un transistor par bit
(∼DRAM), la matrice ne fait que 1048576 transistors.
4. Le premier décodeur 4/16 attaque (via l’entrée G) 16 décodeur 4/16 qui attaque chacun 16
décodeur 4/16 et ainsi de suite jusqu’à obtenir 220 lignes (il faut 5 couches de décodeurs).
Nombre de transistors = 6710784.
5. On a deux décodeurs 10/210. Nombre de transistors = 22528. La sélection étagée est
possible.
6. 12 bits sur X, 8 bits sur Y. Cellule (3125,169).
Exercice 4.6
1. R/W , adresses et VMA sont stables TAD après le front descendant de E. R/W , adresses et
VMA se maintiennent tAH après le front descendant de E. En lecture, les données doivent
arriver tDSR avant le front descendant de E et doivent rester stables tAH après. En écriture,
les données arrivent tDDW après le front descendant de E et restent stables tH après.
2. Période E – tAD – tDSR = 630 ns.
3. Période E/2 – tDDW = 275 ns.
4. Non, les temps de maintien sont respectés automatiquement.
Exercice 4.7
1. 4 bits en entrée, 4 bits en sortie. PROM 16 x 4.
2. I3, I2, I1 et I0 sur les adresses. O3, O2, O1 et O0 sur les données.
In
O3
O2
O1
O0
In
O3
O2
O1
O0
0
1
2
3
4
5
6
7
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
8
9
10
11
12
13
14
15
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
338
Exercice 4.8
1. 4 bits en entrée, 8 bits en sortie. PROM 16 x 8.
2. I3, I2, I1 et I0 sur les adresses. C13, C12, C11 et C10 et C03, C02, C01 et C00 sur les
données.
In
C1
C0
In
C1
C0
0
1
2
3
4
5
6
7
0
0
0
0
0
0
0
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
1
1
1
1
1
1
8
9
0
1
2
3
4
5
Exercice 4.9
1. 128 caractères de 8 lignes = PROM 1024 x 5.
2. A0, A1, A2 = sélection de la ligne, A3 à A9 = code ASCII.
A2 A1 A0 D4 D3 D2 D1 D0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
1
1
1
1
1
1
1
0
Exercice 4.10
1. IB2 = 4,2 mA. IC2 = 4,8 mA. β IB2 >> IC2 ⇒ T2 saturé. VBE1 = VCE2 = 0.2 V ⇒ T1 bloqué.
V1 = 0.8 V, V2 = 0.2 V. L’état est stable.
2. Aucun changement.
3. La tension 0 V fait basculer le montage. Les valeurs de courants et de tension sont
identiques à la question 1, mais les indices 1 et 2 sont inversés.
4. On déconnecte V1 et V2, l’état reste stable. C’est bien une mémoire.
339
5. Les amplificateurs de lecture détectent le sens du courant sur chaque sortie.
Exercice 4.11
1. Qs = Cs.Vs, Qb = 0.
2. Qs = Vfin.Cs, Qb = Vfin.Cb.
3. Vfin = Vs.Cs/(Cs + Cb).
Exercice 4.12
1.
X
X
X
X
1
2
3
4
5
6
7
8
9
10
11
X
X
X
0
X
X
1
0
X
2
1
0
3
2
1
0
3
2
1
4
3
2
1
4
3
2
1
4
3
2
5
4
3
2
5
4
3
2
5
4
3
6
5
4
2. 3,3 Ko/s.
Exercice 4.13
1. Voir §5.2.2.2.
2. Voir figure 1 et 2 page A-32.
3. Voir tableau AC CHARACTERISTICS page A-33 et chronogrammes page A-35.
4. Voir paragraphe « Erasing the AM27C1024 » page A-29.
5. Voir les trois paragraphes « Programming the AM27C1024 », « Program inhibit » et
« Program verify » page A-29 ainsi que le tableau page A-30.
Exercice 4.14
1. Voir §5.3.1.2.
340
2. Voir tableau « Read cycle » page A-41 et chronogramme « Read cycle n°2 » page A-42.
3. Voir tableau « Write cycle » page A-41 et chronogramme « Write cycle n°2 » page A-43.
7.5
Exercice 5.1
1. On a 4 sorties, chacune d’elle comportant 4 termes produit des 4 variables d’entrée.
2.
Exercice 5.2
1.
A
0
0
0
0
0
0
0
0
1
1
B
0
0
0
0
1
1
1
1
0
0
C
0
0
1
1
0
0
1
1
0
0
D W X
0 0 0
1 0 0
0 0 0
1 0 0
0 0 1
1 1 1
0 1 0
1 1 0
0 1 0
1 1 0
341
Y
0
0
1
1
1
1
1
1
0
0
Z
0
1
1
0
0
0
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
2. W = A + B.D + B.C , X = B.C , Y = B + C , Z = A.B.C.D + B.C.D + A.D + B.C.D .
3.
Exercice 5.3
1.
A
0
0
0
0
0
0
0
0
B
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
D EQ NE
0 1 0
1 0 1
0 0 1
1 0 1
0 0 1
1 1 0
0 0 1
1 0 1
342
LT GT
0 0
1 0
1 0
1 0
0 1
0 0
1 0
1 0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
1
0
0
0
0
1
1
1
0
1
1
1
1
0
0
0
0
1
0
0
0
0
1
1
0
0
1
1
1
0
NE = A.C + A.C + B.D + B.D ,
2. EQ = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D ,
LT = A.C + A.B.D + B.C.D , GT = A.C + A.B.D + B.C.D .
3.
Exercice 5.4
1.
nb TA EA D3 D2 D1 D0 C0 C1 C2 C3 C4 C5 C6
0
1
1
0
0
0
0
0
343
0
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
1
1
2
1
1
0
0
1
0
0
0
1
0
0
1
0
3
1
1
0
0
1
1
0
0
0
0
1
1
0
4
1
1
0
1
0
0
1
0
0
1
1
0
0
5
1
1
0
1
0
1
0
1
0
0
1
0
0
6
1
1
0
1
1
0
0
1
0
0
0
0
0
7
1
1
0
1
1
1
0
0
0
1
1
1
1
8
1
1
1
0
0
0
0
0
0
0
0
0
0
9
1
1
1
0
0
1
0
0
0
0
1
0
0
A 1
1
1
0
1
0
0
0
0
1
0
0
0
b
1
1
1
0
1
1
1
1
0
0
0
0
0
C 1
1
1
1
0
0
0
1
1
0
0
0
1
d
1
1
1
1
0
1
1
0
0
0
0
1
0
E
1
1
1
1
1
0
0
1
1
0
0
0
0
F
1
1
1
1
1
1
0
1
1
1
0
0
0
X 0
1 X X
X X
0
0
0
0
0
0
0
X 1
0 X X
X X
1
1
1
1
1
1
1
2. C0 = D0.D2 + D0.D3 + D1.D2 + D1.D2.D3 + D0.D2.D3 + D1.D2.D3 ,
C1 = D2.D3 + D0.D2 + D0.D1.D3 + + D0.D1.D3 + + D0.D1.D3 ,
C2 = D0.D1 + D0.D2 + D1.D2 + D2.D3 + D2.D3 ,
C3 = D1.D3 + D0.D2.D3 + D0.D1.D2 + D0.D1.D2 + D0.D1.D2 ,
C4 = D0.D2 + D2.D3 + D0.D1 + D1.D3 ,
C5 = D0.D1 + D2.D3 + D1.D3 + D0.D2 + D1.D2.D3 ,
C6 = D1.D2 + D0.D3 + D2.D3 + D0.D1 + D1.D2.D3 .
EA commande les buffers de sortie (actif à 1, haute impédance à 0). TA = 0 ⇒ toutes les
sorties Cn à 0.
3. 16L8 : 8 sorties avec 7 termes produit de 16 variables. 10 entrées, 2 sorties, 6
entrées/sorties en fonction de l’état du buffer.
4.
344
Exercice 5.5
1.
S2
S1
S0
O7
O6
O5
345
O4
O3
O2
O1
O0
2.
0
0
0
D7
D6
D5
D4
D3
D2
D1
D0
0
0
1
D6
D5
D4
D3
D2
D1
D0
D7
0
1
0
D5
D4
D3
D2
D1
D0
D7
D6
0
1
1
D4
D3
D2
D1
D0
D7
D6
D5
1
0
0
D3
D2
D1
D0
D7
D6
D5
D4
1
0
1
D2
D1
D0
D7
D6
D5
D4
D3
1
1
0
D1
D0
D7
D6
D5
D4
D3
D2
1
1
1
D0
D7
D6
D5
D4
D3
D2
D1
O 7 = S2 .S1.S0 .D7 + S2 .S1.S0 .D6 + S2 .S1.S0 .D5 + S2 .S1.S0 .D4 +
,
S2 .S1.S0 .D3 + S2 .S1.S0 .D3 + S2 .S1.S0 .D1 + S2 .S1.S0 .D0
,
,
,
O1 = S2 .S1.S0 .D1 + S2 .S1.S0 .D0 + S2 .S1.S0 .D7 + S2 .S1.S0 .D6 +
,
,
,
,
3. 20R8 : 8 sorties comportant 8 termes produit de 20 variables. 12 entrées, 8 sorties. Actif au
niveau bas ⇒ on entre Dn .
4.
346
7.6
Exercice 6.1
1. Le spectre étant infini, il faut mettre un filtre anti-repliement avec fc = 1/20.T. On prend
ensuite fe = 2.fc.
2. Δ = 1/8 = 125 mV.
347
3.
B : Valeur
numérique
Ex
111
7.Vref/8
110
6.Vref/8
101
5.Vref/8
100
4.Vref/8
011
3.Vref/8
010
2.Vref/8
001
Vref/8
000
t
0
Te
2.Te
3.Te
T
Ex - B
t
4. SNR = 6.N + 1.76 ≈ 20 dB.
5.
Ex
2.Vref
B : Valeur
numérique
111
7.Vref/8
110
6.Vref/8
101
5.Vref/8
100
4.Vref/8
011
3.Vref/8
010
2.Vref/8
001
Vref/8
000
0
t
Te
2.Te
3.Te
T
348
6.
B : Valeur
numérique
Ex
011
3.Vref/8
010
2.Vref/8
001
Vref/8
000
t
0
Te
2.Te
3.Te
T
Ex - B
t
7. SNR ≈ 3 dB. ENOB ≈ 0,2 bits.
Exercice 6.2
1. SNR = 6.N + 2.
(
)
2. Dynamique = 20.log10 2 N − 1 .
3. Résolution =
1
x100 %FSR .
2N
6
8
12
16
24
SNR [dB]
38 50
74
98
146
Dynamique [dB]
36 48
72
96
144
Résolution [%FSR] 1.6 0.4 0.025 0.0015 6.10-6
Exercice 6.3
1.
H
b0
Ve
CAN
N bits
b1
bN-1
Registre à décalage
349
b0
b1
bN-1
CNA
N bits
Vs
2. Le montage est synchrone.
3. Le retard est fonction de la période de H.
Exercice 6.4
1. Vref fait varier l’amplitude, H fait varier la fréquence.
Vcc
CNA
N bits
Vref
bN-1
b1
Vs
b0
Compteur N bits
H
2. L’EPROM contient une période échantillonnée de la sinusoïde.
Vcc
CNA
N bits
Vref
dN-1
Vs
d1
d0
A1
A0
EPROM
AM-1
Compteur N bits
Exercice 6.5
1. S2 = S3 = b4 = b3 = b2 = b1 = b0 = 1, S1 sur Ex.
2. Qtot = 2CEx.
3. Q’tot = -2CVx. Vx = -Ex.
4. Q’’tot = Cvref – 2CVx. Vx = -Ex + Vref/2.
5. b4 = 1.
6. Q’’’tot = 3Cvref/2 – 2CVx. Vx = -Ex + Vref/2 + Vref/4.
350
H
7. b3 = 1.
8. b2 = 0, b1 = 0, b0 = 1.
Exercice 6.6
1. RD = R, RC = R, RB = R, RA = R.
B
2. Itot = Vref / R. IA = Vref / 2R. VB = Vref / 2.
B
3. IB = Vref / 4R. VC = Vref / 4.
B
4. IC = Vref / 8R. VD = Vref / 8. ID = Vref / 16R.
5. Is = b3.Vref / 2R + b2.Vref / 4R + b1.Vref / 8R + b0.Vref / 16R. Vs = (-Vref / 2)( b3 + b2 /
2 + b1 / 4 + b0 / 8). B = 1011, Vs = -6.875 V.
6. Vref = -10 V, Vs = +6.875 V.
7. On obtient en Vs une sinusoïde en opposition de phase dont l’amplitude crête A vaut :
B
A
1011 3.4375 V
0001 0.3125 V
1111 4.6875 V
8. Vs = Vref/2 + (-Vref / 2)( b 3 + b2 / 2 + b1 / 4 + b0 / 8). Le CNA fonctionne en code
complément à 2.
B
Vs
0111 2.1875 V
0001 0.3125 V
0000
0.0 V
1111 -0.3125 V
1001 -2.1875 V
1000
-2.5 V
Exercice 6.7
1. Voir §7.3.3.
2. Voir §7.3.3.
3. Voir §7.3.3.
351
4. Les timings page A-50. L’alimentation et les découplages page A-56. Les diagrammes
page A-61.
Exercice 6.8
1.
CNA 12 bits R-2R sortie tension
Technologie BicMOS
Alimentation 5 V
Consommation 15 à 3 mW
1 mV / bit en sortie
Référence interne
Bus microprocesseur
Boîtiers DIP et SOIC 20 broches.
2.
résolution
12 bits
Précision
± 1/4 LSB
Non-linéarité différentielle ± 3/4 LSB (monotone)
Linéarité
Voir figure 1 page A-63
3.
Temps d’établissement 16 μs (à ± 1 LSB)
4. Le timing fig.2 page A-65. Le câblage page A-71. Les modes opérations page A-72 à A75. L’interface 68HC11 page A-76.
352
8 Annexe
Data sheet
page
SN74LS00
A-1
SN74LS74A
A-3
MC14011B, MC14081B
A-7
MC14013B
A-19
AM27C1024
A-25
CY7C109
A-37
AD676
A-47
DAC8562
A-63
353
354
SN54/74LS00
QUAD 2-INPUT NAND GATE
• ESD > 3500 Volts
QUAD 2-INPUT NAND GATE
LOW POWER SCHOTTKY
VCC
14
13
12
11
10
9
8
J SUFFIX
CERAMIC
CASE 632-08
1
2
3
4
5
6
14
7
1
GND
N SUFFIX
PLASTIC
CASE 646-06
14
1
14
1
D SUFFIX
SOIC
CASE 751A-02
ORDERING INFORMATION
SN54LSXXJ
SN74LSXXN
SN74LSXXD
Ceramic
Plastic
SOIC
GUARANTEED OPERATING RANGES
Symbol
Parameter
Min
Typ
Max
Unit
VCC
Supply Voltage
54
74
4.5
4.75
5.0
5.0
5.5
5.25
V
TA
Operating Ambient Temperature Range
54
74
– 55
0
25
25
125
70
°C
IOH
Output Current — High
54, 74
– 0.4
mA
IOL
Output Current — Low
54
74
4.0
8.0
mA
FAST AND LS TTL DATA
5-2
SN54/74LS00
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Limits
S b l
Symbol
VIH
Input HIGH Voltage
VIL
Input LOW Voltage
VIK
Input Clamp Diode Voltage
VOH
Output HIGH Voltage
VOL
Output LOW Voltage
IIH
Input HIGH Current
IIL
Input LOW Current
IOS
Short Circuit Current (Note 1)
ICC
Min
P
Parameter
Typ
Max
2.0
54
0.7
74
0.8
– 0.65
– 1.5
U i
Unit
T
Test
C
Conditions
di i
V
Guaranteed Input HIGH Voltage for
All Inputs
V
Guaranteed Input
p LOW Voltage
g for
All Inputs
V
VCC = MIN, IIN = – 18 mA
54
2.5
3.5
V
74
2.7
3.5
V
VCC = MIN,, IOH = MAX,, VIN = VIH
or VIL per Truth Table
54, 74
0.25
0.4
V
IOL = 4.0 mA
74
0.35
0.5
V
IOL = 8.0 mA
VCC = VCC MIN,
VIN = VIL or VIH
per Truth Table
20
µA
VCC = MAX, VIN = 2.7 V
0.1
mA
– 0.4
mA
–100
mA
VCC = MAX
Power Supply Current
Total, Output HIGH
1.6
mA
VCC = MAX
Total, Output LOW
4.4
– 20
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
Limits
S b l
Symbol
P
Parameter
Min
Typ
Max
U i
Unit
T
Test
C
Conditions
di i
VCC = 5.0 V
CL = 15 pF
tPLH
Turn-Off Delay, Input to Output
9.0
15
ns
tPHL
Turn-On Delay, Input to Output
10
15
ns
5-3
SN54/74LS74A
DUAL D-TYPE POSITIVE
EDGE-TRIGGERED FLIP-FLOP
The SN54 / 74LS74A dual edge-triggered flip-flop utilizes Schottky TTL circuitry to produce high speed D-type flip-flops. Each flip-flop has individual
clear and set inputs, and also complementary Q and Q outputs.
Information at input D is transferred to the Q output on the positive-going
edge of the clock pulse. Clock triggering occurs at a voltage level of the clock
pulse and is not directly related to the transition time of the positive-going
pulse. When the clock input is at either the HIGH or the LOW level, the D input
signal has no effect.
DUAL D-TYPE POSITIVE
EDGE-TRIGGERED FLIP-FLOP
LOW POWER SCHOTTKY
J SUFFIX
CERAMIC
CASE 632-08
LOGIC DIAGRAM (Each Flip-Flop)
14
1
SET (SD)
4 (10)
Q
5 (9)
CLEAR (CD)
1 (13)
CLOCK
3 (11)
N SUFFIX
PLASTIC
CASE 646-06
14
Q
6 (8)
1
D
2 (12)
D SUFFIX
SOIC
CASE 751A-02
14
1
SN54LSXXJ
SN74LSXXN
SN74LSXXD
MODE SELECT — TRUTH TABLE
INPUTS
OUTPUTS
Ceramic
Plastic
SOIC
OPERATING MODE
Set
Reset (Clear)
*Undetermined
Load “1” (Set)
Load “0” (Reset)
SD
SD
D
Q
Q
L
H
L
H
H
H
L
L
H
H
X
X
X
h
l
H
L
H
H
L
L
H
H
L
H
* Both outputs will be HIGH while both SD and CD are LOW, but the output states are unpredictable
if SD and CD go HIGH simultaneously. If the levels at the set and clear are near VIL maximum then
we cannot guarantee to meet the minimum level for VOH.
H, h = HIGH Voltage Level
L, I = LOW Voltage Level
X = Don’t Care
i, h (q) = Lower case letters indicate the state of the referenced input (or output) one set-up time
i, h (q) = prior to the HIGH to LOW clock transition.
LOGIC SYMBOL
4
10
2
D SD Q
3
CP
CD Q
5
12
D SD Q
11
CP
6
1
13
VCC = PIN 14
GND = PIN 7
5-1
CD Q
9
8
SN54/74LS74A
GUARANTEED OPERATING RANGES
Symbol
Parameter
Min
Typ
Max
Unit
VCC
Supply Voltage
54
74
4.5
4.75
5.0
5.0
5.5
5.25
V
TA
Operating Ambient Temperature Range
54
74
– 55
0
25
25
125
70
°C
IOH
Output Current — High
54, 74
– 0.4
mA
IOL
Output Current — Low
54
74
4.0
8.0
mA
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Limits
S b l
Symbol
VIH
Input HIGH Voltage
VIL
Input LOW Voltage
VIK
Input Clamp Diode Voltage
VOH
Output HIGH Voltage
VOL
Output LOW Voltage
IIH
Min
P
Parameter
Typ
Max
2.0
54
0.7
74
0.8
– 0.65
– 1.5
Output Short Circuit Current (Note 1)
ICC
Power Supply Current
Guaranteed Input HIGH Voltage for
All Inputs
V
Guaranteed Input
p LOW Voltage
g for
All Inputs
V
VCC = MIN, IIN = – 18 mA
2.5
3.5
V
2.7
3.5
V
VCC = MIN,, IOH = MAX,, VIN = VIH
or VIL per Truth Table
VCC = VCC MIN,
VIN = VIL or VIH
per Truth Table
54, 74
0.25
0.4
V
IOL = 4.0 mA
74
0.35
0.5
V
IOL = 8.0 mA
20
40
µA
mA
– 0.4
– 0.8
mA
–100
mA
VCC = MAX
8.0
mA
VCC = MAX
Max
U i
Unit
0.1
0.2
IOS
V
74
Data, Clock
Set, Clear
Input LOW Current
Data, Clock
Set, Clear
T
Test
C
Conditions
di i
54
Input High Current
Data, Clock
Set, Clear
IIL
U i
Unit
– 20
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Limits
S b l
Symbol
fMAX
tPLH
tPHL
P
Parameter
Maximum Clock Frequency
Min
Typ
25
33
Clock Clear
Clock,
Clear, Set to Output
MHz
13
25
ns
25
40
ns
Max
U i
Unit
T
Test
C
Conditions
di i
Figure 1
Figure 1
50V
VCC = 5.0
CL = 15 pF
AC SETUP REQUIREMENTS (TA = 25°C)
Limits
S b l
Symbol
P
Parameter
Min
Typ
T
Test
C
Conditions
di i
tW (H)
Clock
25
ns
Figure 1
tW (L)
Clear, Set
25
ns
Figure 2
Data Setup
p Time — HIGH
Data Setup Time — LOW
20
ns
ts
20
ns
th
Hold Time
5.0
ns
Figure 1
5-2
Figure 1
VCC = 5.0
50V
SN54/74LS74A
AC WAVEFORMS
1.3 V
D*
1.3 V
th(H)
th(L)
ts(L)
ts(H)
tW(H)
tW(L)
1.3 V
1.3 V
CP
tPHL
Q
1
fMAX
tPLH
1.3 V
1.3 V
tPHL
tPLH
1.3 V
1.3 V
Q
*The shaded areas indicate when the input is permitted to change for predictable output performance.
Figure 1. Clock to Output Delays, Data
Set-Up and Hold Times, Clock Pulse Width
tW
SET
1.3 V
1.3 V
tW
CLEAR
Q
1.3 V
tPLH
tPHL
1.3 V
1.3 V
tPHL
Q
1.3 V
tPLH
1.3 V
1.3 V
Figure 2. Set and Clear to Output Delays,
Set and Clear Pulse Widths
5-3
SEMICONDUCTOR TECHNICAL DATA
% !%$ $
%& "# $#
The B Series logic gates are constructed with P and N channel
enhancement mode devices in a single monolithic structure (Complementary MOS). Their primary use is where low power dissipation and/or high
noise immunity is desired.
• Supply Voltage Range = 3.0 Vdc to 18 Vdc
• All Outputs Buffered
• Capable of Driving Two Low–power TTL Loads or One Low–power
Schottky TTL Load Over the Rated Temperature Range.
• Double Diode Protection on All Inputs Except: Triple Diode Protection
on MC14011B and MC14081B
• Pin–for–Pin Replacements for Corresponding CD4000 Series B Suffix
Devices (Exceptions: MC14068B and MC14078B)
% !%$ $
% !%$ $
% !%$ $
"! !%$ $
"! !%$ $
L SUFFIX
CERAMIC
CASE 632
P SUFFIX
PLASTIC
CASE 646
!%$ $
D SUFFIX
SOIC
CASE 751A
% !%$ $
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
MC14XXXBCP
MC14XXXBCL
MC14XXXBD
Plastic
Ceramic
SOIC
TA = – 55° to 125°C for all packages.
MAXIMUM RATINGS* (Voltages Referenced to VSS)
Symbol
VDD
Parameter
DC Supply Voltage
Value
Unit
– 0.5 to + 18.0
V
Vin, Vout
Input or Output Voltage (DC or Transient)
– 0.5 to VDD + 0.5
V
lin, lout
Input or Output Current (DC or Transient),
per Pin
± 10
mA
PD
Power Dissipation, per Package†
500
mW
Tstg
Storage Temperature
– 65 to + 150
_C
TL
Lead Temperature (8–Second Soldering)
260
_C
* Maximum Ratings are those values beyond which damage to the device may occur.
†Temperature Derating:
Plastic “P and D/DW” Packages: – 7.0 mW/_C From 65_C To 125_C
Ceramic “L” Packages: – 12 mW/_C From 100_C To 125_C
% !%$ $
"! !%$ $
"! !%$ $
!%$ $
% !%$ $
% !%$ $
This device contains protection circuitry to guard against damage
due to high static voltages or electric fields. However, precautions must
be taken to avoid applications of any voltage higher than maximum rated
voltages to this high-impedance circuit. For proper operation, Vin and
Vout should be constrained to the range VSS ≤ (Vin or Vout) ≤ VDD.
Unused inputs must always be tied to an appropriate logic voltage
level (e.g., either VSS or VDD). Unused outputs must be left open.
REV 3
1/94
MOTOROLA
Motorola, Inc. 1995
CMOS LOGIC DATA
MC14001B
7
LOGIC DIAGRAMS
NAND
OR
AND
MC14001B
Quad 2–Input NOR Gate
MC14011B
Quad 2–Input NAND Gate
MC14071B
Quad 2–Input OR Gate
MC14081B
Quad 2–Input AND Gate
2 INPUT
NOR
1
2
3
1
2
3
1
2
3
1
2
3
5
6
4
5
6
4
5
6
4
5
6
4
8
9
10
8
9
10
8
9
10
8
9
10
12
13
11
12
13
11
12
13
11
12
13
11
3 INPUT
MC14025B
Triple 3–Input NOR Gate
1
2
8
3
4
5
11
12
13
9
6
10
4 INPUT
MC14002B
Dual 4–Input NOR Gate
2
3
4
5
9
10
11
12
1
13
NC = 6, 8
MC14023B
Triple 3–Input NAND Gate
1
2
8
3
4
5
11
12
13
8 INPUT
MC14001B
8
10
2
3
4
5
9
10
11
12
1
13
NC = 6, 8
1
2
8
3
4
5
11
12
13
9
6
10
MC14072B
Dual 4–Input OR Gate
2
3
4
5
9
10
11
12
1
13
NC = 6, 8
MC14073B
Triple 3–Input AND Gate
1
2
8
3
4
5
11
12
13
9
6
10
MC14082B
Dual 4–Input AND Gate
2
3
4
5
9
10
11
12
1
13
NC = 6, 8
MC14068B
8–Input NAND Gate
13
NC = 6, 8
6
MC14012B
Dual 4–Input NAND Gate
MC14078B
8–Input NOR Gate
2
3
4
5
9
10
11
12
9
MC14075B
Triple 3–Input OR Gate
2
3
4
5
9
10
11
12
VDD = PIN 14
VSS = PIN 7
FOR ALL DEVICES
13
NC = 6, 8
MOTOROLA CMOS LOGIC DATA
PIN ASSIGNMENTS
MC14001B
Quad 2–Input NOR Gate
MC14002B
Dual 4–Input NOR Gate
IN 1A
1
14
VDD
OUTA
1
14
VDD
MC14011B
Quad 2–Input NAND Gate
MC14012B
Dual 4–Input NAND Gate
IN 1A
1
14
VDD
OUTA
1
14
VDD
IN 2A
2
13
IN 2D
IN 1A
2
13
OUTB
IN 2A
2
13
IN 2D
IN 1A
2
13
OUTB
OUTA
3
12
IN 1D
IN 2A
3
12
IN 4B
OUTA
3
12
IN 1D
IN 2A
3
12
IN 4B
OUTB
4
11
OUTD
IN 3A
4
11
IN 3B
OUTB
4
11
OUTD
IN 3A
4
11
IN 3B
IN 1B
5
10
OUTC
IN 4A
5
10
IN 2B
IN 1B
5
10
OUTC
IN 4A
5
10
IN 2B
IN 2B
6
9
IN 2C
NC
6
9
IN 1B
IN 2B
6
9
IN 2C
NC
6
9
IN 1B
VSS
7
8
IN 1C
VSS
7
8
NC
VSS
7
8
IN 1C
VSS
7
8
NC
MC14023B
Triple 3–Input NAND Gate
MC14025B
Triple 3–Input NOR Gate
MC14068B
8–Input NAND Gate
MC14071B
Quad 2–Input OR Gate
IN 1A
1
14
VDD
IN 1A
1
14
VDD
IN 1A
1
14
VDD
NC
1
14
VDD
IN 2A
2
13
IN 3C
IN 2A
2
13
IN 3C
IN 1
2
13
OUT
IN 2A
2
13
IN 2D
IN 1B
3
12
IN 2C
IN 1B
3
12
IN 2C
IN 2
3
12
IN 8
OUTA
3
12
IN 1D
IN 2B
4
11
IN 1C
IN 2B
4
11
IN 1C
IN 3
4
11
IN 7
OUTB
4
11
OUTD
IN 3B
5
10
OUTC
IN 3B
5
10
OUTC
IN 4
5
10
IN 6
IN 1B
5
10
OUTC
OUTB
6
9
OUTA
OUTB
6
9
OUTA
NC
6
9
IN 5
IN 2B
6
9
IN 2C
VSS
7
8
IN 3A
VSS
7
8
IN 3A
VSS
7
8
NC
VSS
7
8
IN 1C
MC14072B
Dual 4–Input OR Gate
MC14073B
Triple 3–Input AND Gate
MC14075B
Triple 3–Input OR Gate
MC14078B
8–Input NOR Gate
OUTA
1
14
VDD
IN 1A
1
14
VDD
IN 1A
1
14
VDD
NC
1
14
VDD
IN 1A
2
13
OUTB
IN 2A
2
13
IN 3C
IN 2A
2
13
IN 3C
IN 1
2
13
OUT
IN 2A
3
12
IN 4B
IN 1B
3
12
IN 2C
IN 1B
3
12
IN 2C
IN 2
3
12
IN 8
IN 3A
4
11
IN 3B
IN 2B
4
11
IN 1C
IN 2B
4
11
IN 1C
IN 3
4
11
IN 7
IN 4A
5
10
IN 2B
IN 3B
5
10
OUTC
IN 3B
5
10
OUTC
IN 4
5
10
IN 6
NC
6
9
IN 1B
OUTB
6
9
OUTA
OUTB
6
9
OUTA
NC
6
9
IN 5
VSS
7
8
NC
VSS
7
8
IN 3A
VSS
7
8
IN 3A
VSS
7
8
NC
MC14081B
Quad 2–Input AND Gate
MC14082B
Dual 4–Input AND Gate
IN 1A
1
14
VDD
OUTA
1
14
VDD
IN 2A
2
13
IN 2D
IN 1A
2
13
OUTB
OUTA
3
12
IN 1D
IN 2A
3
12
IN 4B
OUTB
4
11
OUTD
IN 3A
4
11
IN 3B
IN 1B
5
10
OUTC
IN 4A
5
10
IN 2B
IN 2B
6
9
IN 2C
NC
6
9
IN 1B
VSS
7
8
IN 1C
VSS
7
8
NC
NC = NO CONNECTION
MC14001B
9
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
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ÎÎÎÎ
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ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)
Characteristic
Output Voltage
Vin = VDD or 0
Symbol
– 55_C
25_C
125_C
VDD
Vdc
Min
Max
Min
Typ #
Max
Min
Max
Unit
“0” Level
VOL
5.0
10
15
—
—
—
0.05
0.05
0.05
—
—
—
0
0
0
0.05
0.05
0.05
—
—
—
0.05
0.05
0.05
Vdc
“1” Level
VOH
5.0
10
15
4.95
9.95
14.95
—
—
—
4.95
9.95
14.95
5.0
10
15
—
—
—
4.95
9.95
14.95
—
—
—
Vdc
5.0
10
15
—
—
—
1.5
3.0
4.0
—
—
—
2.25
4.50
6.75
1.5
3.0
4.0
—
—
—
1.5
3.0
4.0
5.0
10
15
3.5
7.0
11
—
—
—
3.5
7.0
11
2.75
5.50
8.25
—
—
—
3.5
7.0
11
—
—
—
5.0
5.0
10
15
– 3.0
– 0.64
– 1.6
– 4.2
—
—
—
—
– 2.4
– 0.51
– 1.3
– 3.4
– 4.2
– 0.88
– 2.25
– 8.8
—
—
—
—
– 1.7
– 0.36
– 0.9
– 2.4
—
—
—
—
IOL
5.0
10
15
0.64
1.6
4.2
—
—
—
0.51
1.3
3.4
0.88
2.25
8.8
—
—
—
0.36
0.9
2.4
—
—
—
mAdc
Input Current
Iin
15
—
± 0.1
—
± 0.00001
± 0.1
—
± 1.0
µAdc
Input Capacitance
(Vin = 0)
Cin
—
—
—
—
5.0
7.5
—
—
pF
Quiescent Current
(Per Package)
IDD
5.0
10
15
—
—
—
0.25
0.5
1.0
—
—
—
0.0005
0.0010
0.0015
0.25
0.5
1.0
—
—
—
7.5
15
30
µAdc
IT
5.0
10
15
Vin = 0 or VDD
Input Voltage
“0” Level
(VO = 4.5 or 0.5 Vdc)
(VO = 9.0 or 1.0 Vdc)
(VO = 13.5 or 1.5 Vdc)
VIL
“1” Level
VIH
(VO = 0.5 or 4.5 Vdc)
(VO = 1.0 or 9.0 Vdc)
(VO = 1.5 or 13.5 Vdc)
Output Drive Current
(VOH = 2.5 Vdc)
(VOH = 4.6 Vdc)
(VOH = 9.5 Vdc)
(VOH = 13.5 Vdc)
Vdc
Vdc
IOH
Source
(VOL = 0.4 Vdc)
(VOL = 0.5 Vdc)
(VOL = 1.5 Vdc)
Total Supply Current**†
(Dynamic plus Quiescent,
Per Gate, CL = 50 pF)
Sink
mAdc
IT = (0.3 µA/kHz) f + IDD/N
µAdc
#Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
** The formulas given are for the typical characteristics only at 25_C.
†To calculate total supply current at loads other than 50 pF:
IT(CL) = IT(50 pF) + (CL – 50) Vfk
where: IT is in µA (per package), CL in pF, V = (VDD – VSS) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised gates per
package.
MC14001B
10
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
B–SERIES GATE SWITCHING TIMES
SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25_C)
Characteristic
Symbol
Output Rise Time, All B–Series Gates
tTLH = (1.35 ns/pF) CL + 33 ns
tTLH = (0.60 ns/pF) CL + 20 ns
tTLH = (0.40 ns/PF) CL + 20 ns
tTLH
Output Fall Time, All B–Series Gates
tTHL = (1.35 ns/pF) CL + 33 ns
tTHL
Propagation Delay Time
MC14001B, MC14011B only
tPLH, tPHL = (0.90 ns/pF) CL + 80 ns
All Other 2, 3, and 4 Input Gates
8–Input Gates (MC14068B, MC14078B)
VDD
Vdc
Min
Typ #
Max
5.0
10
15
—
—
—
100
50
40
200
100
80
5.0
10
15
—
—
—
100
50
40
200
100
80
Unit
ns
ns
tPLH, tPHL
ns
5.0
10
15
—
—
—
125
50
40
250
100
80
5.0
10
15
—
—
—
160
65
50
300
130
100
5.0
10
15
—
—
—
200
80
60
350
150
110
* The formulas given are for the typical characteristics only at 25_C.
14
PULSE
GENERATOR
20 ns
VDD
20 ns
INPUT
INPUT
OUTPUT
CL
*
7
VSS
* All unused inputs of AND, NAND gates must be connected to VDD.
All unused inputs of OR, NOR gates must be connected to VSS.
VDD
90%
50%
10%
0V
tPHL
OUTPUT
INVERTING
tPLH
VOH
90%
50%
10%
tTHL
tPLH
OUTPUT
NON–INVERTING
tTLH
tTLH
tPHL
90%
50%
10%
tTHL
VOL
VOH
VOL
Figure 1. Switching Time Test Circuit and Waveforms
MC14001B
11
CIRCUIT SCHEMATIC
NOR, OR GATES
MC14001B, MC14071B
One of Four Gates Shown
VDD
14
VDD
1, 6, 8, 13
*
2, 5, 9, 12
3, 4, 10, 11
MC14025B, MC14075B
One of Three Gates Shown
VSS
7
VDD
VSS
1, 3, 11
* Inverter omitted in MC14001B
2, 4, 12
14
VDD
*
MC14002B, MC14072B
One of Two Gates Shown
VSS
9, 6, 10
VDD
VDD
3, 9
8, 5, 13
2, 10
14
7
VDD
VSS
*
1, 13
VSS
5, 11
4, 12
VSS
SAME AS
ABOVE
7
VSS
VDD
2
MC14078B
Eight Input Gate
3
14
MC14001B
12
4
5
VSS
SAME AS
ABOVE
9
10
SAME AS
ABOVE
11
12
SAME AS
ABOVE
VDD
13
7
VSS
CIRCUIT SCHEMATIC
NAND, AND GATES
MC14011B, MC14081B
One of Four Gates Shown
14
VDD
*
MC14023B, MC14073B
One of Three Gates Shown
3, 4, 10, 11
VDD
2, 5, 9, 12
1, 6, 8, 13
7 VSS
2, 4, 12
1, 3, 11
14
VSS
VDD
*
VDD
9, 6, 10
MC14012B, MC14082B
One of Two Gates Shown
8, 5, 13
7
VSS
VDD
VSS
14
VDD
MC14068B
Eight Input Gate
VDD
2, 10
*
3, 9
VSS
VDD
4, 12
5, 11
1, 13
SAME AS
ABOVE
2
7
VSS
3
VSS
5
4
SAME AS
ABOVE
14
VDD
VSS
9
10
SAME AS
ABOVE
11
12
SAME AS
ABOVE
VDD
13
7 VSS
VSS
MC14001B
13
TYPICAL B–SERIES GATE CHARACTERISTICS
N–CHANNEL DRAIN CURRENT
(SINK)
P–CHANNEL DRAIN CURRENT
(SOURCE)
– 10
5.0
ID , DRAIN CURRENT (mA)
– 9.0
4.0
TA = – 55°C
3.0
– 40°C
+ 85°C + 25°C
2.0
+ 125°C
1.0
– 8.0
TA = – 55°C
– 7.0
– 40°C
– 6.0
– 5.0
+ 25°C
+ 85°C
– 4.0
– 3.0
+ 125°C
– 2.0
– 1.0
0
0
1.0
2.0
3.0
4.0
VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc)
0
5.0
0
Figure 2. VGS = 5.0 Vdc
– 50
– 45
TA = – 55°C
16
14
– 40°C
12
+ 25°C
+ 85°C
10
18
+ 125°C
8.0
6.0
– 40
– 35
– 25
+ 85°C
– 15
2.0
– 5.0
1.0
2.0 3.0 4.0 5.0
6.0
7.0 8.0
9.0
0
10
– 40°C
+ 25°C
– 20
– 10
0
TA = – 55°C
– 30
4.0
+ 125°C
0
Figure 4. VGS = 10 Vdc
– 100
45
– 90
40
– 80
35
TA = – 55°C
30
– 40°C
25
+ 25°C
– 1.0 – 2.0 – 3.0 – 4.0 – 5.0 – 6.0 – 7.0 – 8.0 – 9.0 – 10
Figure 5. VGS = – 10 Vdc
50
+ 85°C
20
+ 125°C
15
10
5.0
0
– 5.0
Figure 3. VGS = – 5.0 Vdc
20
0
– 1.0
– 2.0
– 3.0
– 4.0
– 70
– 60
TA = – 55°C
– 50
– 40°C
+ 25°C
– 40
+ 85°C
– 30
+ 125°C
– 20
– 10
0
2.0
4.0 6.0 8.0 10
12
14
16
Figure 6. VGS = 15 Vdc
18
20
0
0
– 2.0 – 4.0 – 6.0 – 8.0 – 10 – 12 – 14 – 16
– 18 – 20
Figure 7. VGS = – 15 Vdc
These typical curves are not guarantees, but are design aids.
Caution: The maximum rating for output current is 10 mA per pin.
MC14001B
14
TYPICAL B–SERIES GATE CHARACTERISTICS (cont’d)
V out , OUTPUT VOLTAGE (Vdc)
VOLTAGE TRANSFER CHARACTERISTICS
SINGLE INPUT NAND, AND
MULTIPLE INPUT NOR, OR
5.0
4.0
SINGLE INPUT NOR, OR
MULTIPLE INPUT NAND, AND
3.0
2.0
1.0
0
0
1.0
2.0
10
8.0
6.0
4.0
2.0
0
3.0
4.0
5.0
Vin, INPUT VOLTAGE (Vdc)
0
2.0
Figure 8. VDD = 5.0 Vdc
6.0
8.0
10
Figure 9. VDD = 10 Vdc
DC NOISE MARGIN
16
14
12
10
8.0
6.0
4.0
2.0
0
4.0
0
2.0
4.0
The DC noise margin is defined as the input voltage range
from an ideal “1” or “0” input level which does not produce
output state change(s). The typical and guaranteed limit values of the input values VIL and VIH for the output(s) to be at a
fixed voltage VO are given in the Electrical Characteristics
table. VIL and VIH are presented graphically in Figure 11.
Guaranteed minimum noise margins for both the “1” and
“0” levels =
1.0 V with a 5.0 V supply
6.0
8.0
10
Figure 10. VDD = 15 Vdc
VDD
Vout
VDD
Vout
VO
VO
VO
VO
VDD
VDD
Vin
0
VIL
Vin
0
VIL
VIH
VIH
VSS = 0 VOLTS DC
(a) Inverting Function
(b) Non–Inverting Function
Figure 11. DC Noise Immunity
MC14001B
15
OUTLINE DIMENSIONS
L SUFFIX
CERAMIC DIP PACKAGE
CASE 632–08
ISSUE Y
–A–
14
9
1
7
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEAD WHEN
FORMED PARALLEL.
4. DIMENSION F MAY NARROW TO 0.76 (0.030)
WHERE THE LEAD ENTERS THE CERAMIC
BODY.
–B–
C
–T–
L
K
SEATING
PLANE
F
G
D
N
M
J
14 PL
0.25 (0.010)
M
T A
S
14 PL
0.25 (0.010)
M
T B
P SUFFIX
PLASTIC DIP PACKAGE
CASE 646–06
ISSUE L
14
8
1
7
B
A
F
L
C
J
N
H
MC14001B
16
G
D
SEATING
PLANE
K
M
S
DIM
A
B
C
D
F
G
J
K
L
M
N
INCHES
MIN
MAX
0.750
0.785
0.245
0.280
0.155
0.200
0.015
0.020
0.055
0.065
0.100 BSC
0.008
0.015
0.125
0.170
0.300 BSC
0_
15_
0.020
0.040
MILLIMETERS
MIN
MAX
19.05
19.94
6.23
7.11
3.94
5.08
0.39
0.50
1.40
1.65
2.54 BSC
0.21
0.38
3.18
4.31
7.62 BSC
0_
15_
0.51
1.01
NOTES:
1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE
POSITION AT SEATING PLANE AT MAXIMUM
MATERIAL CONDITION.
2. DIMENSION L TO CENTER OF LEADS WHEN
FORMED PARALLEL.
3. DIMENSION B DOES NOT INCLUDE MOLD
FLASH.
4. ROUNDED CORNERS OPTIONAL.
DIM
A
B
C
D
F
G
H
J
K
L
M
N
INCHES
MIN
MAX
0.715
0.770
0.240
0.260
0.145
0.185
0.015
0.021
0.040
0.070
0.100 BSC
0.052
0.095
0.008
0.015
0.115
0.135
0.300 BSC
0_
10_
0.015
0.039
MILLIMETERS
MIN
MAX
18.16
19.56
6.10
6.60
3.69
4.69
0.38
0.53
1.02
1.78
2.54 BSC
1.32
2.41
0.20
0.38
2.92
3.43
7.62 BSC
0_
10_
0.39
1.01
OUTLINE DIMENSIONS
D SUFFIX
PLASTIC SOIC PACKAGE
CASE 751A–03
ISSUE F
NOTES:
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
IN EXCESS OF THE D DIMENSION AT
MAXIMUM MATERIAL CONDITION.
–A–
14
8
–B–
1
P 7 PL
0.25 (0.010)
7
G
M
F
–T–
0.25 (0.010)
M
K
D 14 PL
M
T B
S
M
R X 45 _
C
SEATING
PLANE
B
A
S
J
DIM
A
B
C
D
F
G
J
K
M
P
R
MILLIMETERS
MIN
MAX
8.55
8.75
3.80
4.00
1.35
1.75
0.35
0.49
0.40
1.25
1.27 BSC
0.19
0.25
0.10
0.25
0_
7_
5.80
6.20
0.25
0.50
INCHES
MIN
MAX
0.337
0.344
0.150
0.157
0.054
0.068
0.014
0.019
0.016
0.049
0.050 BSC
0.008
0.009
0.004
0.009
0_
7_
0.228
0.244
0.010
0.019
Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding
the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit,
and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be provided
in Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters,
including “Typicals” must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patent
rights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant
into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a
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Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and
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INTERNET: http://Design–NET.com
ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park,
51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298
◊
*MC14001B/D*
MC14001B
MC14001B/D
17
SEMICONDUCTOR TECHNICAL DATA
! L SUFFIX
CERAMIC
CASE 632
The MC14013B dual type D flip–flop is constructed with MOS P–channel
and N–channel enhancement mode devices in a single monolithic structure.
Each flip–flop has independent Data, (D), Direct Set, (S), Direct Reset, (R),
and Clock (C) inputs and complementary outputs (Q and Q). These devices
may be used as shift register elements or as type T flip–flops for counter and
toggle applications.
P SUFFIX
PLASTIC
CASE 646
•
•
•
•
Static Operation
Diode Protection on All Inputs
Supply Voltage Range = 3.0 Vdc to 18 Vdc
Logic Edge–Clocked Flip–Flop Design
Logic state is retained indefinitely with clock level either high or low;
information is transferred to the output only on the positive–going edge
of the clock pulse
• Capable of Driving Two Low–power TTL Loads or One Low–power
Schottky TTL Load Over the Rated Temperature Range
• Pin–for–Pin Replacement for CD4013B
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS* (Voltages Referenced to VSS)
Symbol
Parameter
VDD
DC Supply Voltage
Value
Unit
– 0.5 to + 18.0
V
D SUFFIX
SOIC
CASE 751A
MC14XXXBCP
MC14XXXBCL
MC14XXXBD
TA = – 55° to 125°C for all packages.
BLOCK DIAGRAM
Vin, Vout
Input or Output Voltage (DC or Transient)
– 0.5 to VDD + 0.5
V
lin, lout
Input or Output Current (DC or Transient),
per Pin
± 10
mA
6
PD
Power Dissipation, per Package†
500
mW
5
D
Tstg
Storage Temperature
– 65 to + 150
_C
260
_C
3
C
TL
Lead Temperature (8–Second Soldering)
* Maximum Ratings are those values beyond which damage to the device may occur.
†Temperature Derating:
Plastic “P and D/DW” Packages: – 7.0 mW/_C From 65_C To 125_C
Ceramic “L” Packages: – 12 mW/_C From 100_C To 125_C
TRUTH TABLE
Inputs
Clock†
Plastic
Ceramic
SOIC
S
R
Q
1
Q
2
Q
13
Q
12
4
8
9
D
11
C
S
Outputs
Data
Reset
Set
Q
Q
0
0
0
0
1
1
0
0
1
0
X
0
0
Q
Q
X
X
1
0
0
1
X
X
0
1
1
0
X
X
1
1
1
1
R
10
No
Change
VDD = PIN 14
VSS = PIN 7
X = Don’t Care
† = Level Change
REV 3
1/94
MOTOROLA
Motorola, Inc. 1995
CMOS LOGIC DATA
MC14013B
45
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)
Characteristic
Symbol
– 55_C
25_C
125_C
VDD
Vdc
Min
Max
Min
Typ #
Max
Min
Max
Unit
Output Voltage
Vin = VDD or 0
“0” Level
VOL
5.0
10
15
—
—
—
0.05
0.05
0.05
—
—
—
0
0
0
0.05
0.05
0.05
—
—
—
0.05
0.05
0.05
Vdc
Vin = 0 or VDD
“1” Level
VOH
5.0
10
15
4.95
9.95
14.95
—
—
—
4.95
9.95
14.95
5.0
10
15
—
—
—
4.95
9.95
14.95
—
—
—
Vdc
5.0
10
15
—
—
—
1.5
3.0
4.0
—
—
—
2.25
4.50
6.75
1.5
3.0
4.0
—
—
—
1.5
3.0
4.0
5.0
10
15
3.5
7.0
11
—
—
—
3.5
7.0
11
2.75
5.50
8.25
—
—
—
3.5
7.0
11
—
—
—
5.0
5.0
10
15
– 3.0
– 0.64
– 1.6
– 4.2
—
—
—
—
– 2.4
– 0.51
– 1.3
– 3.4
– 4.2
– 0.88
– 2.25
– 8.8
—
—
—
—
– 1.7
– 0.36
– 0.9
– 2.4
—
—
—
—
IOL
5.0
10
15
0.64
1.6
4.2
—
—
—
0.51
1.3
3.4
0.88
2.25
8.8
—
—
—
0.36
0.9
2.4
—
—
—
mAdc
Input Current
Iin
15
—
± 0.1
—
± 0.00001
± 0.1
—
± 1.0
µAdc
Input Capacitance
(Vin = 0)
Cin
—
—
—
—
5.0
7.5
—
—
pF
Quiescent Current
(Per Package)
IDD
5.0
10
15
—
—
—
1.0
2.0
4.0
—
—
—
0.002
0.004
0.006
1.0
2.0
4.0
—
—
—
30
60
120
µAdc
IT
5.0
10
15
Input Voltage
“0” Level
(VO = 4.5 or 0.5 Vdc)
(VO = 9.0 or 1.0 Vdc)
(VO = 13.5 or 1.5 Vdc)
VIL
(VO = 0.5 or 4.5 Vdc) “1” Level
(VO = 1.0 or 9.0 Vdc)
(VO = 1.5 or 13.5 Vdc)
VIH
Output Drive Current
(VOH = 2.5 Vdc)
(VOH = 4.6 Vdc)
(VOH = 9.5 Vdc)
(VOH = 13.5 Vdc)
(VOL = 0.4 Vdc)
(VOL = 0.5 Vdc)
(VOL = 1.5 Vdc)
Vdc
Vdc
IOH
Source
Sink
Total Supply Current**†
(Dynamic plus Quiescent,
Per Package)
(CL = 50 pF on all outputs, all
buffers switching)
mAdc
IT = (0.75 µA/kHz) f + IDD
µAdc
** The formulas given are for the typical characteristics only at 25_C.
†To calculate total supply current at loads other than 50 pF:
IT(CL) = IT(50 pF) + (CL – 50) Vfk
where: IT is in µA (per package), CL in pF, V = (VDD – VSS) in volts, f in kHz is input frequency, and k = 0.002.
This device contains protection circuitry to guard against damage
due to high static voltages or electric fields. However, precautions must
be taken to avoid applications of any voltage higher than maximum rated
voltages to this high-impedance circuit. For proper operation, Vin and
Vout should be constrained to the range VSS ≤ (Vin or Vout) ≤ VDD.
Unused inputs must always be tied to an appropriate logic voltage
level (e.g., either VSS or VDD). Unused outputs must be left open.
MC14013B
46
PIN ASSIGNMENT
QA
1
14
VDD
QA
2
13
QB
CA
3
12
QB
RA
4
11
CB
DA
5
10
RB
SA
6
9
DB
VSS
7
8
SB
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25_C)
Characteristic
Symbol
Output Rise and Fall Time
tTLH, tTHL = (1.5 ns/pF) CL + 25 ns
tTLH, tTHL = (0.75 ns/pF) CL + 12.5 ns
tTLH, tTHL = (0.55 ns/pF) CL + 9.5 ns
tTLH,
tTHL
Propagation Delay Time
Clock to Q, Q
tPLH
tPHL
VDD
Min
Typ #
Max
5.0
10
15
—
—
—
100
50
40
200
100
80
Unit
ns
ns
5.0
10
15
—
—
—
175
75
50
350
150
100
Set to Q, Q
5.0
10
15
—
—
—
175
75
50
350
150
100
Reset to Q, Q
5.0
10
15
—
—
—
225
100
75
450
200
150
Setup Times**
tsu
5.0
10
15
40
20
15
20
10
7.5
—
—
—
ns
Hold Times**
th
5.0
10
15
40
20
15
20
10
7.5
—
—
—
ns
tWL, tWH
5.0
10
15
250
100
70
125
50
35
—
—
—
ns
fcl
5.0
10
15
—
—
—
4.0
10
14
2.0
5.0
7.0
MHz
tTLH
tTHL
5.0
10
15
—
—
—
—
—
15
5.0
4.0
µs
—
tWL, tWH
5.0
10
15
250
100
70
125
50
35
—
—
—
ns
5
10
15
80
45
35
0
5
5
—
—
—
5
10
15
50
30
25
– 35
– 10
–5
—
—
—
Clock Pulse Width
Clock Pulse Frequency
Clock Pulse Rise and Fall Time
Set and Reset Pulse Width
trem
Removal Times
Set
Reset
ns
* The formulas given are for the typical characteristics only at 25_C.
** Data must be valid for 250 ns with a 5 V supply, 100 ns with 10 V, and 70 ns with 15 V.
LOGIC DIAGRAM
(1/2 of Device Shown)
S
C
C
Q
D
C
C
C
C
C
C
Q
C
C
C
R
MC14013B
47
20 ns
20 ns
90%
50%
10%
D
tsu (L)
th
tsu (H)
C
tWH
SET OR
RESET
20 ns
VDD
90%
50%
tw
VSS
10%
tPHL
VSS
20 ns
90%
50%
tw
tPLH
tPHL
VOH
10%
VDD
VSS
VOH
50%
Q OR Q
VOL
tTLH
trem
20 ns
CLOCK
90%
50%
10%
Q
20 ns
VSS
20 ns
VDD
90%
50%
10%
tWL
1
fcl
tPLH
VDD
VOL
tTHL
Inputs R and S low.
Figure 1. Dynamic Signal Waveforms
(Data, Clock, and Output)
Figure 2. Dynamic Signal Waveforms
(Set, Reset, Clock, and Output)
TYPICAL APPLICATIONS
n–STAGE SHIFT REGISTER
1
D
nth
2
D
Q
D
Q
D
Q
C
Q
C
Q
C
Q
Q
CLOCK
BINARY RIPPLE UP–COUNTER (Divide–by–2n)
1
CLOCK
nth
2
D
Q
D
Q
D
Q
C
Q
C
Q
C
Q
Q
T FLIP–FLOP
MODIFIED RING COUNTER (Divide–by–(n+1))
1
nth
2
D
Q
D
Q
D
Q
C
Q
C
Q
C
Q
Q
CLOCK
MC14013B
48
OUTLINE DIMENSIONS
L SUFFIX
CERAMIC DIP PACKAGE
CASE 632–08
ISSUE Y
–A–
14
9
1
7
NOTES:
Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEAD WHEN
FORMED PARALLEL.
4. DIMENSION F MAY NARROW TO 0.76 (0.030)
WHERE THE LEAD ENTERS THE CERAMIC
BODY.
–B–
C
–T–
L
K
SEATING
PLANE
F
G
D
N
M
J
14 PL
0.25 (0.010)
M
T A
S
14 PL
0.25 (0.010)
M
T B
P SUFFIX
PLASTIC DIP PACKAGE
CASE 646–06
ISSUE L
14
8
1
7
B
A
F
L
C
J
N
H
G
D
SEATING
PLANE
K
M
S
DIM
A
B
C
D
F
G
J
K
L
M
N
INCHES
MIN
MAX
0.750
0.785
0.245
0.280
0.155
0.200
0.015
0.020
0.055
0.065
0.100 BSC
0.008
0.015
0.125
0.170
0.300 BSC
0_
15_
0.020
0.040
MILLIMETERS
MIN
MAX
19.05
19.94
6.23
7.11
3.94
5.08
0.39
0.50
1.40
1.65
2.54 BSC
0.21
0.38
3.18
4.31
7.62 BSC
0_
15_
0.51
1.01
NOTES:
1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE
POSITION AT SEATING PLANE AT MAXIMUM
MATERIAL CONDITION.
2. DIMENSION L TO CENTER OF LEADS WHEN
FORMED PARALLEL.
3. DIMENSION B DOES NOT INCLUDE MOLD
FLASH.
4. ROUNDED CORNERS OPTIONAL.
DIM
A
B
C
D
F
G
H
J
K
L
M
N
INCHES
MIN
MAX
0.715
0.770
0.240
0.260
0.145
0.185
0.015
0.021
0.040
0.070
0.100 BSC
0.052
0.095
0.008
0.015
0.115
0.135
0.300 BSC
0_
10_
0.015
0.039
MILLIMETERS
MIN
MAX
18.16
19.56
6.10
6.60
3.69
4.69
0.38
0.53
1.02
1.78
2.54 BSC
1.32
2.41
0.20
0.38
2.92
3.43
7.62 BSC
0_
10_
0.39
1.01
MC14013B
49
OUTLINE DIMENSIONS
D SUFFIX
PLASTIC SOIC PACKAGE
CASE 751A–03
ISSUE F
NOTES:
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
IN EXCESS OF THE D DIMENSION AT
MAXIMUM MATERIAL CONDITION.
–A–
14
8
–B–
1
P 7 PL
0.25 (0.010)
7
G
M
F
–T–
M
K
D 14 PL
0.25 (0.010)
M
T B
S
M
R X 45 _
C
SEATING
PLANE
B
A
S
J
DIM
A
B
C
D
F
G
J
K
M
P
R
MILLIMETERS
MIN
MAX
8.55
8.75
3.80
4.00
1.35
1.75
0.35
0.49
0.40
1.25
1.27 BSC
0.19
0.25
0.10
0.25
0_
7_
5.80
6.20
0.25
0.50
INCHES
MIN
MAX
0.337
0.344
0.150
0.157
0.054
0.068
0.014
0.019
0.016
0.049
0.050 BSC
0.008
0.009
0.004
0.009
0_
7_
0.228
0.244
0.010
0.019
Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding
the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit,
and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be provided
in Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters,
including “Typicals” must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patent
rights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant
into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a
situation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application,
Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and
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trademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer.
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USA/EUROPE/Locations Not Listed: Motorola Literature Distribution;
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MFAX: [email protected] – TOUCHTONE 602–244–6609
INTERNET: http://Design–NET.com
ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park,
51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298
MC14013B
50
◊
*MC14013B/D*
MOTOROLA CMOS LOGIC
DATA
MC14013B/D
FINAL
Am27C1024
1 Megabit (65 K x 16-Bit) CMOS EPROM
DISTINCTIVE CHARACTERISTICS
■ ±10% power supply tolerance standard
■ Fast access time
■ 100% Flashrite™ programming
— Speed options as fast as 55 ns
■ Low power consumption
— Typical programming time of 8 seconds
■ Latch-up protected to 100 mA from –1 V to
VCC + 1 V
— 20 µA typical CMOS standby current
■ JEDEC-approved pinout
— 40-Pin DIP/PDIP
■ High noise immunity
— 44-Pin PLCC
■ Versatile features for simple interfacing
— Both CMOS and TTL input/output compatibility
■ Single +5 V power supply
— Two line control functions
GENERAL DESCRIPTION
The Am27C1024 is a 1 Megabit, ultraviolet erasable
programmable read-only memory. It is organized as 64
Kwords by 16 bits per word, operates from a single
+5 V supply, has a static standby mode, and features
fast single address location programming. Products are
available in windowed ceramic DIP packages, as well
as plastic one time programmable (OTP) PDIP and
PLCC packages.
Data can be typically accessed in less than 55 ns, allowing high-performance microprocessors to operate
without any WAIT states. The device offers separate
Output Enable (OE#) and Chip Enable (CE#) controls,
thus eliminating bus contention in a multiple bus microprocessor system.
AMD’s CMOS process technology provides high
speed, low power, and high noise immunity. Typical
power consumption is only 125 mW in active mode,
and 100 µW in standby mode.
All signals are TTL levels, including programming signals. Bit locations may be programmed singly, in
blocks, or at random. The device supports AMD’s
Flashrite programming algorithm (100 µs pulses), resulting in a typical programming time of 8 seconds.
BLOCK DIAGRAM
VCC
VSS
VPP
OE#
CE#
PGM#
A0–A15
Address
Inputs
Data Outputs
DQ0–DQ15
Output Enable
Chip Enable
and
Prog Logic
Output
Buffers
Y
Decoder
Y
Gating
X
Decoder
1,048,576
Bit Cell
Matrix
06780J-1
Publication# 06780 Rev: J Amendment/0
Issue Date: May 1998
PRODUCT SELECTOR GUIDE
Family Part Number
Am27C1024
VCC = 5.0 V ± 5%
-55
VCC = 5.0 V ± 10%
-55
-70
-90
-120
-150
-200
Max Access Time (ns)
55
70
90
120
150
200
250
CE# (E#) Access (ns)
55
70
90
120
150
200
250
OE# (G#) Access (ns)
40
40
45
50
65
75
75
Speed Options
-255
CONNECTION DIAGRAMS
DQ14
4
37
A15
DQ13
5
36
A14
DQ12
6
35
A13
DQ11
7
34
A12
DQ10
8
33
DQ9
9
DQ8
6
5
4
3
2
1 44 43 42 41 40
A14
NC
A15
PGM# (P#)
38
NC
39
3
PGM# (P#)
2
DQ15
VCC
CE# (E#)
DU (Note 2)
VCC
VPP
40
CE (E)
1
DQ15
VPP
DQ14
PLCC
DQ13
DIP
A10
32
A10
DQ8
11
35
A9
10
31
A9
VSS
12
34
VSS
VSS
11
30
VSS
NC
13
33
NC
DQ7
12
29
A8
DQ7
14
32
A8
DQ6
13
28
A7
DQ6
15
31
A7
DQ5
14
27
A6
DQ5
16
30
A6
DQ4
15
26
A5
DQ4
A5
DQ3
16
25
A4
29
17
18 19 20 21 22 23 24 25 26 27 28
DQ2
17
24
A3
DQ1
18
23
A2
DQ0
19
22
A1
OE# (G#)
20
21
A0
A4
36
A3
10
A2
DQ9
A1
A11
A11
A0
37
DU (Note 2)
9
OE# (G#)
A12
DQ10
DQ0
A13
38
DQ1
39
8
DQ2
7
DQ11
DQ3
DQ12
06780J-3
06780J-2
Notes:
1. JEDEC nomenclature is in parenthesis.
2. Don’t use (DU) for PLCC.
PIN DESIGNATIONS
A0–A15
= Address Inputs
CE# (E#)
= Chip Enable Input
LOGIC SYMBOL
16
DQ0–DQ15 = Data Input/Outputs
= Output Enable Input
PGM# (P#)
= Program Enable Input
VCC
= VCC Supply Voltage
PGM# (P#)
VPP
= Program Voltage Input
OE# (G#)
VSS
= Ground
NC
= No Internal Connection
2
16
A0–A15
OE# (G#)
DQ0–DQ15
CE# (E#)
06780J-4
Am27C1024
UV EPROM Products
AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed
by a combination of the following:
AM27C1024
-55
D
C
5
B
OPTIONAL PROCESSING
Blank = Standard Processing
B
= Burn-In
VOLTAGE TOLERANCE
5 = VCC ± 5%, 55 ns only
See Product Selector Guide and Valid Combinations
TEMPERATURE RANGE
C = Commercial (0°C to +70°C)
I = Industrial (–40°C to +85°C)
E = Extended (–55°C to +125°C)
PACKAGE TYPE
D = 40-Pin Ceramic DIP (CDV040)
SPEED OPTION
DEVICE NUMBER/DESCRIPTION
Am27C1024
1 Megabit (64 K x 16-Bit) CMOS UV EPROM
Valid Combinations
Valid Combinations list configurations planned to be supported in volume for this device. Consult the local AMD sales
office to confirm availability of specific valid combinations and
to check on newly released combinations.
Valid Combinations
AM27C1024-55
VCC = 5.0 V ± 5%
DC5, DC5B, DI5, DI5B
AM27C1024-55
VCC = 5.0 V ± 10%
AM27C1024-70
DC, DCB, DI, DIB
AM27C1024-90
AM27C1024-120
AM27C1024-150
DC, DCB, DI, DIB, DE, DEB
AM27C1024-200
AM27C1024-255
VCC = 5.0 V ± 5%
DC, DCB, DI, DIB
Am27C1024
3
OTP EPROM Products
AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed
by a combination of the following:
AM27C1024
-55
J
C
5
OPTIONAL PROCESSING
Blank = Standard Processing
VOLTAGE TOLERANCE
5 = VCC ± 5%, 55 ns only
TEMPERATURE RANGE
C = Commercial (0°C to +70°C)
I = Industrial (–40°C to +85°C)
PACKAGE TYPE
P = 40-Pin Plastic DIP (PD 040)
J = 44-Pin Plastic Leaded Chip Carrier (PL 044)
SPEED OPTION
DEVICE NUMBER/DESCRIPTION
Am27C1024
1 Megabit (64 K x 16-Bit) CMOS OTP EPROM
Valid Combinations
Valid Combinations
AM27C1024-55
VCC = 5.0 V ± 5%
PC5, PI5, JC5, JI5
Valid Combinations list configurations planned to be supported in volume for this device. Consult the local AMD sales
office to confirm availability of specific valid combinations and
to check on newly released combinations.
AM27C1024-55
VCC = 5.0 V ± 10%
AM27C1024-70
AM27C1024-90
AM27C1024-120
JC, PC, JI, PI
AM27C1024-150
AM27C1024-200
AM27C1024-255
VCC = 5.0 V ± 5%
4
Am27C1024
FUNCTIONAL DESCRIPTION
Device Erasure
In order to clear all locations of their programmed contents, the device must be exposed to an ultraviolet light
source. A dosage of 15 W seconds/cm2 is required to
completely erase the device. This dosage can be obtained by exposure to an ultraviolet lamp—wavelength
of 2537 Å—with intensity of 12,000 µW/cm2 for 15 to 20
minutes. The device should be directly under and about
one inch from the source, and all filters should be removed from the UV light source prior to erasure.
Note that all UV erasable devices will erase with light
sources having wavelengths shorter than 4000 Å, such
as fluorescent light and sunlight. Although the erasure
process happens over a much longer time period, exposure to any light source should be prevented for
maximum system reliability. Simply cover the package
window with an opaque label or substance.
Device Programming
Upon delivery, or after each erasure, the device has
all of its bits in the “ONE”, or HIGH state. “ZEROs” are
loaded into the device through the programming procedure.
The device enters the programming mode when 12.75
V ± 0.25 V is applied to the VPP pin, and CE# and
PGM# are at VIL.
For programming, the data to be programmed is applied 16 bits in parallel to the data pins.
The flowchar t in the Programming section of the
EPROM Products Data Book (Section 5, Figure 5-1)
shows AMD’s Flashrite algorithm. The Flashrite algorithm reduces programming time by using a 100 µs programming pulse and by giving each address only as
many pulses to reliably program the data. After each
pulse is applied to a given address, the data in that address is verified. If the data does not verify, additional
pulses are given until it verifies or the maximum pulses
allowed is reached. This process is repeated while sequencing through each address of the device. This part
of the algorithm is done at VCC = 6.25 V to assure that
each EPROM bit is programmed to a sufficiently high
threshold voltage. After the final address is completed,
the entire EPROM memory is verified at VCC = VPP =
5.25 V.
Please refer to Section 5 of the EPROM Products Data
Book for additional programming information and specifications.
Program Inhibit
Programming different data to multiple devices in parallel is easily accomplished. Except for CE#, all like inputs of the devices may be common. A TTL low-level
program pulse applied to one device’s CE# input with
VPP = 12.75 V ± 0.25 V and PGM# LOW will program
that particular device. A high-level CE# input inhibits
the other devices from being programmed.
Program Verify
A verification should be performed on the programmed
bits to determine that they were correctly programmed.
The verify should be performed with OE# and CE# at
VIL, PGM# at VIH, and VPP between 12.5 V and 13.0 V.
Autoselect Mode
The autoselect mode provides manufacturer and device identification through identifier codes on DQ0–
DQ7. This mode is primarily intended for programming
equipment to automatically match a device to be programmed with its corresponding programming algorithm. This mode is functional in the 25°C ± 5°C
ambient temperature range that is required when programming the device.
To activate this mode, the programming equipment
must force VH on address line A9. Two identifier bytes
may then be sequenced from the device outputs by toggling address line A0 from VIL to VIH (that is, changing
the address from 00h to 01h). All other address lines
must be held at VIL during the autoselect mode.
Byte 0 (A0 = VIL) represents the manufacturer code,
and Byte 1 (A0 = VIH), the device identifier code. Both
codes have odd parity, with DQ7 as the parity bit.
Read Mode
To obtain data at the device outputs, Chip Enable (CE#)
and Output Enable (OE#) must be driven low. CE# controls the power to the device and is typically used to select the device. OE# enables the device to output data,
independent of device selection. Addresses must be
stable for at least tACC –tOE. Refer to the Switching
Waveforms section for the timing diagram.
Standby Mode
The device enters the CMOS standby mode when CE#
is at VCC ± 0.3 V. Maximum VCC current is reduced to
100 µA. The device enters the TTL-standby mode
when CE# is at VIH. Maximum VCC current is reduced
to 1.0 mA. When in either standby mode, the device
places its outputs in a high-impedance state, independent of the OE# input.
Output OR-Tieing
To accommodate multiple memory connections, a
two-line control function provides:
■ Low memory power dissipation, and
■ Assurance that output bus contention will not occur.
CE# should be decoded and used as the primary device-selecting function, while OE# be made a common
Am27C1024
5
connection to all devices in the array and connected to
the READ line from the system control bus. This assures that all deselected memory devices are in their
low-power standby mode and that the output pins are
only active when data is desired from a particular memory device.
System Applications
During the switch between active and standby conditions, transient current peaks are produced on the rising and falling edges of Chip Enable. The magnitude of
these transient current peaks is dependent on the output capacitance loading of the device. At a minimum, a
0.1 µF ceramic capacitor (high frequency, low inherent
inductance) should be used on each device between
VCC and VSS to minimize transient effects. In addition,
to overcome the voltage drop caused by the inductive
effects of the printed circuit board traces on EPROM arrays, a 4.7 µF bulk electrolytic capacitor should be used
between VCC and VSS for each eight devices. The location of the capacitor should be close to where the
power supply is connected to the array.
MODE SELECT TABLE
Mode
CE#
OE#
PGM#
A0
A9
VPP
Outputs
Read
VIL
VIL
X
X
X
X
DOUT
Output Disable
X
VIH
X
X
X
X
High Z
Standby (TTL)
VIH
X
X
X
X
X
High Z
VCC ± 0.3 V
X
X
X
X
X
High Z
Program
VIL
X
VIL
X
X
VPP
DIN
Program Verify
VIL
VIL
VIH
X
X
VPP
DOUT
Program Inhibit
VIH
X
X
X
X
VPP
High Z
Manufacturer Code
VIL
VIL
VIH
VIL
VH
X
01h
Device Code
VIL
VIL
VIH
VIH
VH
X
8Ch
Standby (CMOS)
Autoselect
(Note 3)
Notes:
1. VH = 12.0 V ± 0.5 V.
2. X = Either VIH or VIL.
3. A1–A8 and A10–15 = VIL
4. See DC Programming Characteristics for VPP voltage during programming.
6
Am27C1024
ABSOLUTE MAXIMUM RATINGS
OPERATING RANGES
Storage Temperature
OTP Products. . . . . . . . . . . . . . . . . . –65°C to +125°C
All Other Products . . . . . . . . . . . . . . –65°C to +150°C
Commercial (C) Devices
Ambient Temperature
with Power Applied. . . . . . . . . . . . . . –55°C to +125°C
Ambient Temperature (TA) . . . . . . . . . . .0°C to +70°C
Industrial (I) Devices
Ambient Temperature (TA) . . . . . . . . .–40°C to +85°C
Voltage with Respect to VSS
All pins except A9, VPP, VCC . . –0.6 V to VCC + 0.6 V
Extended (E) Devices
A9 and VPP (Note 2) . . . . . . . . . . . . . –0.6 V to 13.5 V
Supply Read Voltages
VCC (Note 1). . . . . . . . . . . . . . . . . . . . . –0.6 V to 7.0 V
VCC for ± 5% devices . . . . . . . . . . +4.75 V to +5.25 V
VCC for ± 10% devices . . . . . . . . . +4.50 V to +5.50 V
Notes:
1. Minimum DC voltage on input or I/O pins –0.5 V. During
voltage transitions, the input may overshoot VSS to –2.0 V
for periods of up to 20 ns. Maximum DC voltage on input
and I/O pins is VCC + 5 V. During voltage transitions, input
and I/O pins may overshoot to VCC + 2.0 V for periods up
to 20 ns.
Ambient Temperature (TA) . . . . . . . .–55°C to +125°C
Operating ranges define those limits between which the functionality of the device is guaranteed.
2. Minimum DC input voltage on A9 is –0.5 V. During voltage
transitions, A9 and VPP may overshoot VSS to –2.0 V for
periods of up to 20 ns. A9 and VPP must not exceed +13.5
V at any time.
Stresses above those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. This is a
stress rating only; functional operation of the device at these
or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure of
the device to absolute maximum ratings for extended periods
may affect device reliability.
Am27C1024
7
DC CHARACTERISTICS over operating range (unless otherwise specified)
Parameter
Symbol
Parameter Description
Test Conditions
VOH
Output HIGH Voltage
IOH = –400 µA
VOL
Output LOW Voltage
IOL = 2.1 mA
VIH
Input HIGH Voltage
VIL
Input LOW Voltage
ILI
Input Load Current
ILO
Output Leakage Current
VOUT = 0 V to VCC
ICC1
VCC Active Current (Note 2)
CE# = VIL, f = 10 MHz,
IOUT = 0 mA
Min
Max
Unit
2.4
VIN = 0 V to VCC
V
0.45
V
2.0
VCC + 0.5
V
–0.5
+0.8
V
C/I Devices
1.0
E Devices
5.0
µA
5.0
C/I Devices
50
E Devices
60
µA
mA
ICC2
VCC TTL Standby Current
CE# = VIH
1.0
mA
ICC3
VCC CMOS Standby Current
CE# = VCC ± 0.3 V
100
µA
IPP1
VPP Supply Current (Read)
CE# = OE# = VIL, VPP = VCC
100
µA
Caution: The device must not be removed from (or inserted into) a socket when VCC or VPP is applied.
Notes:
1. VCC must be applied simultaneously or before VPP, and removed simultaneously or after VPP..
40
40
35
35
Supply Current
in mA
Supply Current
in mA
2. ICC1 is tested with OE# = VIH to simulate open outputs.
3. Minimum DC Input Voltage is –0.5 V. During transitions, the inputs may overshoot to –2.0 V for periods less than 20 ns.
Maximum DC Voltage on output pins is VCC + 0.5 V, which may overshoot to VCC + 2.0 V for periods less than 20 ns.
30
25
Figure 1.
8
2
3
4
5
6
7
Frequency in MHz
8
9
25
20
–75 –50 –55
20
1
30
10
0 25 50 75 100 125 150
Temperature in °C
06780J-5
06780J-6
Typical Supply Current vs. Frequency
VCC = 5.5 V, T = 25°C
Figure 2. Typical Supply Current vs. Temperature
VCC = 5.5 V, f = 10 MHz
Am27C1024
TEST CONDITIONS
Table 1.
5.0 V
Test Condition
2.7 kΩ
Device
Under
Test
Test Specifications
Output Load
CL
30
100
Input Pulse Levels
06780J-7
Figure 3.
pF
≤ 20
ns
0.0–3.0 0.45–2.4
V
Input Rise and Fall Times
Note:
Diodes are IN3064 or equivalents.
Unit
1 TTL gate
Output Load Capacitance, CL
(including jig capacitance)
6.2 kΩ
All
others
-55
Input timing measurement
reference levels
1.5
0.8, 2.0
V
Output timing measurement
reference levels
1.5
0.8, 2.0
V
Test Setup
SWITCHING TEST WAVEFORM
2.4 V
3V
2.0 V
2.0 V
1.5 V
Test Points
Test Points
1.5 V
0.8 V
0.8 V
0.45 V
0V
Input
Output
Input
Output
Note: For CL = 100 pF.
Note: For CL = 30 pF.
06780J-8
KEY TO SWITCHING WAVEFORMS
WAVEFORM
INPUTS
OUTPUTS
Steady
Changing from H to L
Changing from L to H
Don’t Care, Any Change Permitted
Changing, State Unknown
Does Not Apply
Center Line is High Impedance State (High Z)
KS000010-PAL
Am27C1024
9
AC CHARACTERISTICS
Parameter Symbols
Am27C1024
JEDEC
Standard
Description
Test Setup
-55
-70
-90
-120 -150 -200 -255
tAVQV
tACC
Address to Output Delay
CE#,
OE# = VIL
tELQV
tCE
Chip Enable to Output Delay
tGLQV
tOE
tEHQZ
tGHQZ
tDF
(Note 2)
tAXQX
tOH
Unit
Max
55
70
90
120
150
200
250
ns
OE# = VIL
Max
55
70
90
120
150
200
250
ns
Output Enable to Output Delay CE# = VIL
Max
40
40
45
50
65
75
75
ns
Chip Enable High or Output
Enable High to Output High Z,
Whichever Occurs First
Max
30
30
40
50
50
50
50
ns
Output Hold Time from
Addresses, CE# or OE#,
Whichever Occurs First
Min
0
0
0
0
0
0
0
ns
Caution: Do not remove the device from (or insert it into) a socket or board that has VPP or VCC applied.
Notes:
1. VCC must be applied simultaneously or before VPP, and removed simultaneously or after VPP.
2. This parameter is sampled and not 100% tested.
3. Switching characteristics are over operating range, unless otherwise specified.
4. See Figure 3 and Table 1 for test specifications.
SWITCHING WAVEFORMS
2.4
Addresses
0.45
2.0
0.8
2.0
0.8
Addresses Valid
CE#
tCE
OE#
tDF (Note 2)
tOE
Output
High Z
tACC
(Note 1)
tOH
High Z
Valid Output
06780J-9
Notes:
1. OE# may be delayed up to tACC – tOE after the falling edge of the addresses without impact on tACC.
2. tDF is specified from OE# or CE#, whichever occurs first.
PACKAGE CAPACITANCE
Parameter Symbol
CIN
COUT
Parameter
Description
CDV040
Test Conditions
PL 044
Typ
Max
Typ
Max
Typ
Max
Unit
Input Capacitance
VIN = 0
9
12
7
12
8
10
pF
Output Capacitance
VOUT = 0
12
14
11
14
11
14
pF
Notes:
1. This parameter is only sampled and not 100% tested.
2. TA = +25°C, f = 1 MHz.
10
PD 040
Am27C1024
PHYSICAL DIMENSIONS*
CDV040—40-Pin Ceramic Dual In-Line Package, UV Lens (measured in inches)
DATUM D
CENTER PLANE
UV Lens
.565
.605
1
INDEX AND
TERMINAL NO. 1
I.D. AREA
TOP VIEW
DATUM D
CENTER PLANE
2.035
2.080
.160
.220
BASE PLANE
SEATING PLANE
.015
.060
.700
MAX
94°
105°
.125
.200
.300 BSC
.005 MIN
.600
BSC
.045
.065
.008
.018
.100 BSC
.014
.026
END VIEW
SIDE VIEW
16-000038H-3
CDV040
DF11
3-30-95 ae
* For reference only. BSC is an ANSI standard for Basic Space Centering.
PD 040—40-Pin Plastic Dual In-Line Package (measured in inches)
2.040
2.080
.600
.625
21
40
.008
.015
.530
.580
Pin 1 I.D.
.630
.700
20
.045
.065
0°
10°
.005 MIN
.140
.225
SEATING PLANE
.120
.160
.090
.110
.014
.022
.015
.060
Am27C1024
16-038-SC_AF
PD 040
DG76
2-28-95 ae
11
PHYSICAL DIMENSIONS
PL 044—44-Pin Plastic Leaded Chip Carrier (measured in inches)
.685
.695
.062
.083
.042
.056
.650
.656
Pin 1 I.D.
.685
.695
.650
.656
.500 .590
REF .630
.013
.021
.026
.032
.009
.015
.050 REF
TOP VIEW
.090
.120
.165
.180
SEATING PLANE
SIDE VIEW
16-038-SQ
PL 044
EC80
11.3.97 lv
l
REVISION SUMMARY FOR AM27C1024
Revision J
Distinctive Characteristics
Global
Low power consumption: Changed 100 µA to 20 µA.
Changed formatting to match current data sheets.
Trademarks
Copyright © 1998 Advanced Micro Devices, Inc. All rights reserved.
AMD, the AMD logo, and combinations thereof are trademarks of Advanced Micro Devices, Inc.
Flashrite is a trademark of Advanced Micro Devices, Inc.
Product names used in this publication are for identification purposes only and may be trademarks of their respective companies.
12
Am27C1024
fax id: 1047
CY7C109
CY7C1009
128K x 8 Static RAM
Features
• High speed
— tAA = 10 ns
• Low active power
— 1017 mW (max., 12 ns)
• Low CMOS standby power
— 55 mW (max.), 4 mW (Low power version)
• 2.0V Data Retention (Low power version)
• Automatic power-down when deselected
• TTL-compatible inputs and outputs
• Easy memory expansion with CE1, CE2, and OE options
active HIGH chip enable (CE2), an active LOW output enable
(OE), and three-state drivers. Writing to the device is accomplished by taking chip enable one (CE1) and write enable (WE)
inputs LOW and chip enable two (CE2) input HIGH. Data on
the eight I/O pins (I/O0 through I/O7) is then written into the
location specified on the address pins (A 0 through A16).
Reading from the device is accomplished by taking chip enable one (CE1) and output enable (OE) LOW while forcing
write enable (WE) and chip enable two (CE 2) HIGH. Under
these conditions, the contents of the memory location specified by the address pins will appear on the I/O pins.
Functional Description
The eight input/output pins (I/O0 through I/O7) are placed in a
high-impedance state when the device is deselected (CE1
HIGH or CE 2 LOW), the outputs are disabled (OE HIGH), or
during a write operation (CE1 LOW, CE2 HIGH, and WE LOW).
The CY7C109 / CY7C1009 is a high-performance CMOS static RAM organized as 131,072 words by 8 bits. Easy memory
expansion is provided by an active LOW chip enable (CE 1), an
The CY7C109 is available in standard 400-mil-wide SOJ and
32-pin TSOP type I packages. The CY7C1009 is available in
a 300-mil-wide SOJ package. The CY7C1009 and CY7C109
are functionally equivalent in all other respects.
Logic Block Diagram
Pin Configurations
SOJ
Top View
NC
A16
A14
A12
A7
A6
A5
A4
A3
A2
A1
A0
I/O0
I/O1
I/O2
GND
I/O0
INPUT BUFFER
I/O1
ROW DECODER
I/O2
SENSE AMPS
A0
A1
A2
A3
A4
A5
A6
A7
A8
512 x 256 x 8
ARRAY
I/O3
I/O4
I/O5
COLUMN
DECODER
CE1
CE2
WE
I/O7
A9
A 10
A 11
A 12
A 13
A14
A15
A16
OE
I/O6
POWER
DOWN
109–1
A11
A9
A8
A13
WE
CE2
A15
VCC
NC
A16
A14
A12
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
VCC
A15
CE2
WE
A13
A8
A9
A11
OE
A10
CE1
I/O7
I/O6
I/O5
I/O4
I/O3
109–2
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
TSOP I
Top View
(not to scale)
OE
A10
CE
I/O7
I/O6
I/O5
I/O4
I/O3
GND
I/O2
I/O1
I/O0
A0
A1
A2
A3
109–3
Selection Guide
7C109-10
7C1009-10
10
195
10
2
Maximum Access Time (ns)
Maximum Operating Current (mA)
Maximum CMOS Standby Current (mA)
Maximum CMOS Standby Current (mA)
Low Power Version
7C109-12
7C1009-12
12
185
10
2
7C109-15
7C1009-15
15
155
10
2
7C109-20
7C1009-20
20
140
10
—
7C109-25
7C1009-25
25
135
10
—
7C109-35
7C1009-35
35
125
10
—
Shaded areas contain preliminary information.
Cypress Semiconductor Corporation
•
3901 North First Street
•
San Jose
•
CA 95134
•
408-943-2600
June 30, 1998
CY7C109
CY7C1009
Static Discharge Voltage ........................................... >2001V
(per MIL-STD-883, Method 3015)
Maximum Ratings
(Above which the useful life may be impaired. For user guidelines, not tested.)
Latch-Up Current..................................................... >200 mA
Storage Temperature ................................. –65°C to +150°C
Operating Range
Ambient Temperature with
Power Applied ............................................. –55°C to +125°C
Supply Voltage on VCC to Relative GND[1] .... –0.5V to +7.0V
Range
DC Voltage Applied to Outputs
in High Z State[1] ....................................–0.5V to VCC + 0.5V
Commercial
Industrial
DC Input Voltage[1].................................–0.5V to VCC + 0.5V
Ambient
Temperature[2]
VCC
0°C to +70°C
5V ± 10%
−40°C to +85°C
5V ± 10%
Current into Outputs (LOW) ......................................... 20 mA
Electrical Characteristics Over the Operating Range[3]
7C109-10
7C1009-10
Parameter
Description
Test Conditions
Min.
Max.
2.4
7C109-12
7C1009-12
Min.
Max.
VOH
Output HIGH Voltage
VCC = Min.,
IOH = –4.0 mA
2.4
VOL
Output LOW Voltage
VCC = Min.,
IOL = 8.0 mA
VIH
Input HIGH Voltage
2.2
VCC
+ 0.3
2.2
VCC
+ 0.3
VIL
Input LOW Voltage[1]
–0.3
0.8
–0.3
IIX
Input Load Current
GND < VI < VCC
–1
+1
IOZ
Output Leakage
Current
GND < VI < VCC,
Output Disabled
–5
+5
IOS
Output Short
Circuit Current[3]
VCC = Max.,
VOUT = GND
–300
ICC
VCC Operating
Supply Current
VCC = Max.,
IOUT = 0 mA,
f = fMAX = 1/tRC
ISB1
Automatic CE
Power-Down Current
— TTL Inputs
ISB2
Automatic CE
Power-Down Current
— CMOS Inputs
0.4
7C109-15
7C1009–15
Min.
Max.
2.4
V
0.4
V
2.2
VCC
+ 0.3
V
0.8
–0.3
0.8
V
–1
+1
–1
+1
µA
–5
+5
–5
+5
µA
–300
–300
mA
195
185
155
mA
Max. VCC, CE1 > VIH
or CE2 < VIL,
VIN > VIH or
VIN < VIL, f = fMAX
45
45
40
mA
Max. VCC,
CE1 > VCC – 0.3V,
or CE 2 < 0.3V,
VIN > VCC – 0.3V,
or VIN < 0.3V, f=0
10
10
10
mA
2
2
2
L
2
0.4
Unit
CY7C109
CY7C1009
Electrical Characteristics Over the Operating Range (continued)
7C109-20
7C1009-20
Parameter
Description
Test Conditions
Min.
Max.
VOH
Output HIGH Voltage
VCC = Min.,
IOH = –4.0 mA
VOL
Output LOW Voltage
VCC = Min.,
IOL = 8.0 mA
VIH
Input HIGH Voltage
VIL
Input LOW Voltage[1]
IIX
Input Load Current
GND < VI < VCC
IOZ
Output Leakage
Current
GND < VI < VCC,
Output Disabled
IOS
Output Short
Circuit Current[3]
VCC = Max.,
VOUT = GND
–300
ICC
VCC Operating
Supply Current
VCC = Max.,
IOUT = 0 mA,
f = fMAX = 1/tRC
ISB1
Automatic CE
Power-Down Current
—TTL Inputs
ISB2
Automatic CE
Power-Down Current
—CMOS Inputs
2.4
7C109-25
7C1009-25
Min.
7C109-35
7C1009-35
Max.
2.4
Min.
Max.
Unit
2.4
0.4
V
0.4
0.4
V
V
2.2
VCC
+ 0.3
2.2
VCC
+ 0.3
2.2
VCC
+ 0.3
–0.3
0.8
–0.3
0.8
–0.3
0.8
V
–1
+1
–1
+1
–1
+1
µA
–5
+5
–5
+5
–5
+5
µA
–300
–300
mA
140
135
125
mA
Max. VCC, CE1 > VIH
or CE2 < V IL,
VIN > VIH or
VIN < VIL, f = fMAX
30
30
25
mA
Max. VCC,
CE1 > VCC – 0.3V,
or CE2 < 0.3V,
VIN > VCC – 0.3V,
or VIN < 0.3V, f=0
10
10
10
mA
Capacitance[4]
Parameter
Description
CIN
Input Capacitance
COUT
Output Capacitance
Test Conditions
Max.
Unit
9
pF
8
pF
TA = 25°C, f = 1 MHz,
VCC = 5.0V
Notes:
1. VIL (min.) = –2.0V for pulse durations of less than 20 ns.
2. TA is the “instant on” case temperature.
3. Not more than one output should be shorted at one time. Duration of the short circuit should not exceed 30 seconds.
4. Tested initially and after any design or process changes that may affect these parameters.
AC Test Loads and Waveforms
ALL INPUT PULSES
R1 480Ω
R1 480Ω
5V
3.0V
5V
OUTPUT
90%
OUTPUT
30 pF
INCLUDING
JIG AND
SCOPE
(a)
R2
255Ω
R2
255Ω
5 pF
INCLUDING
JIG AND
SCOPE
(b)
GND
≤ 3ns
10%
90%
10%
≤ 3 ns
109–3
109–4
THÉVENIN EQUIVALENT
167Ω
1.73V
OUTPUT
Equivalent to:
3
CY7C109
CY7C1009
Switching Characteristics[3, 5] Over the Operating Range
7C109-10
7C1009-10
Parameter
Description
Min.
Max.
7C109-12
7C1009-12
Min.
Max.
7C109-15
7C1009-15
Min.
Max.
Unit
READ CYCLE
tRC
Read Cycle Time
tAA
Address to Data Valid
tOHA
Data Hold from Address Change
tACE
CE1 LOW to Data Valid, CE2 HIGH to Data
Valid
10
12
15
ns
tDOE
OE LOW to Data Valid
5
6
7
ns
tLZOE
OE LOW to Low Z
tHZOE
OE HIGH to High Z[6, 7]
tLZCE
10
12
10
3
CE1 LOW to Low Z, CE2 HIGH to Low Z
12
3
0
tHZCE
CE1 HIGH to High Z, CE2 LOW to High Z
tPU
CE1 LOW to Power-Up, CE2 HIGH to
Power-Up
tPD
CE1 HIGH to Power-Down, CE2 LOW to
Power-Down
3
[6, 7]
3
0
10
ns
7
6
ns
ns
7
0
12
ns
ns
0
3
0
15
6
5
ns
3
0
5
[7]
15
ns
ns
15
ns
WRITE CYCLE[8,9]
tWC
Write Cycle Time
10
12
15
ns
tSCE
CE1 LOW to Write End, CE2 HIGH to Write End
8
10
12
ns
tAW
Address Set-Up to Write End
8
10
12
ns
tHA
Address Hold from Write End
0
0
0
ns
tSA
Address Set-Up to Write Start
0
0
0
ns
tPWE
WE Pulse Width
8
10
12
ns
tSD
Data Set-Up to Write End
6
7
8
ns
tHD
Data Hold from Write End
0
0
0
ns
3
3
3
ns
tLZWE
tHZWE
WE HIGH to Low Z
[7]
WE LOW to High Z
[6, 7]
5
6
7
ns
Notes:
5. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified
IOL/IOH and 30-pF load capacitance.
6. tHZOE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.
7. At any given temperature and voltage condition, t HZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.
8. The internal write time of the memory is defined by the overlap of CE1 LOW, CE2 HIGH, and WE LOW. CE1 and WE must be LOW and CE2 HIGH to initiate a write,
and the transition of any of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates
the write.
9. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of tHZWE and TSD.
4
CY7C109
CY7C1009
Switching Characteristics[3, 5] Over the Operating Range
7C109-20
7C1009-20
Parameter
Description
Min.
Max.
7C109-25
7C1009-25
Min.
Max.
7C109-35
7C1009-35
Min.
Min.
Unit
READ CYCLE
tRC
Read Cycle Time
tAA
Address to Data Valid
tOHA
Data Hold from Address Change
tACE
CE1 LOW to Data Valid, CE2 HIGH to Data
Valid
20
25
35
ns
tDOE
OE LOW to Data Valid
8
10
15
ns
tLZOE
OE LOW to Low Z
tHZOE
OE HIGH to High Z[6, 7]
tLZCE
20
25
20
3
5
0
CE1 LOW to Low Z, CE2 HIGH to Low Z
tHZCE
CE1 HIGH to High Z, CE2 LOW to High Z
tPU
CE1 LOW to Power-Up, CE2 HIGH to
Power-Up
tPD
CE1 HIGH to Power-Down, CE2 LOW to
Power-Down
5
8
5
0
20
ns
15
10
0
ns
ns
15
0
25
ns
ns
0
10
3
[6, 7]
ns
35
5
0
8
[7]
35
25
ns
ns
35
ns
WRITE CYCLE[8]
tWC
Write Cycle Time
20
25
35
ns
tSCE
CE1 LOW to Write End, CE2 HIGH to Write End
15
20
25
ns
tAW
Address Set-Up to Write End
15
20
25
ns
tHA
Address Hold from Write End
0
0
0
ns
tSA
Address Set-Up to Write Start
0
0
0
ns
tPWE
WE Pulse Width
12
15
20
ns
tSD
Data Set-Up to Write End
10
15
20
ns
tHD
Data Hold from Write End
0
0
0
ns
tLZWE
WE HIGH to Low Z[7]
3
5
5
ns
tHZWE
WE LOW to High Z
[6, 7]
8
10
15
ns
Max
Unit
50
µA
Data Retention Characteristics Over the Operating Range (L Version Only)
Parameter
Description
VDR
VCC for Data Retention
ICCDR
Data Retention Current
tCDR
Chip Deselect to Data Retention Time
tR
Operation Recovery Time
Conditions
No input may exceed V CC + 0.5V
VCC = V DR = 2.0V,
CE1 > VCC – 0.3V or CE2 < 0.3V,
VIN > VCC – 0.3V or VIN < 0.3V
5
Min.
2.0
V
0
ns
tRC
ns
CY7C109
CY7C1009
Data Retention Waveform
DATA RETENTION MODE
VCC
4.5V
4.5V
VDR > 2V
tCDR
tR
CE
109-5
Switching Waveforms
Read Cycle No. 1[10, 11]
tRC
ADDRESS
tAA
tOHA
DATA OUT
PREVIOUS DATA VALID
DATA VALID
109–6
Read Cycle No. 2 (OE Controlled)[11, 12]
ADDRESS
tRC
CE1
CE2
tACE
OE
tHZOE
tDOE
DATA OUT
tHZCE
tLZOE
HIGH IMPEDANCE
DATA VALID
tLZCE
VCC
SUPPLY
CURRENT
HIGH
IMPEDANCE
tPD
tPU
ICC
50%
50%
ISB
109–7
Notes:
10. Device is continuously selected. OE, CE1 = VIL, CE2 = VIH.
11. WE is HIGH for read cycle.
12. Address valid prior to or coincident with CE1 transition LOW and CE2 transition HIGH.
6
CY7C109
CY7C1009
Switching Waveforms (continued)
Write Cycle No. 1 (CE1 or CE2 Controlled)[13, 14]
tWC
ADDRESS
tSCE
CE1
tSA
CE2
tSCE
tAW
tHA
tPWE
WE
tSD
DATA I/O
tHD
DATA VALID
109–8
Write Cycle No. 2 (WE Controlled, OE HIGH During Write)[13, 14]
tWC
ADDRESS
tSCE
CE1
CE2
tSCE
tAW
tHA
tSA
tPWE
WE
OE
tSD
DATA I/O
tHD
DATAIN VALID
NOTE 15
tHZOE
109–9
Notes:
13. Data I/O is high impedance if OE = VIH.
14. If CE1 goes HIGH or CE2 goes LOW simultaneously with WE going HIGH, the output remains in a high-impedance state.
7
CY7C109
CY7C1009
Switching Waveforms (continued)
Write Cycle No. 3 (WE Controlled, OE LOW)[14]
tWC
ADDRESS
tSCE
CE1
CE2
tSCE
tAW
tHA
tSA
tPWE
WE
tSD
NOTE 15
DATA I/O
tHD
DATA VALID
tLZWE
tHZWE
109–9
Note:
15. During this period the I/Os are in the output state and input signals should not be applied.
Truth Table
CE1
CE2
OE
WE
I/O0 – I/O7
Mode
H
X
X
X
High Z
Power-Down
Standby (ISB)
X
L
X
X
High Z
Power-Down
Standby (ISB)
L
H
L
H
Data Out
Read
Active (ICC)
L
H
X
L
Data In
Write
Active (ICC)
L
H
H
H
High Z
Selected, Outputs Disabled
Active (ICC)
8
Power
CY7C109
CY7C1009
Ordering Information
Speed
(ns)
10
12
15
20
25
35
Ordering Code
Package
Name
Package Type
CY7C109-10VC
V33
32-Lead (400-Mil) Molded SOJ
CY7C1009-10VC
V32
CY7C1009L-10VC
V32
CY7C109-12VC
V33
CY7C1009-12VC
V32
CY7C1009L-12VC
V32
CY7C109-12ZC
Z32
32-Lead TSOP Type I
CY7C109–15VC
V33
CY7C1009-15VC
V32
CY7C1009L-15VC
V32
CY7C109–15ZC
Z32
32-Lead TSOP Type I
Operating
Range
Commercial
CY7C109–20VC
V33
CY7C1009-20VC
V32
CY7C109–20VI
V33
Industrial
CY7C109–20ZC
Z32
32-Lead TSOP Type I
Commercial
CY7C109-20ZI
Z32
32-Lead TSOP Type I
Industrial
CY7C109–25VC
V33
Commercial
CY7C1009-25VC
V32
CY7C109–25VI
V33
Industrial
CY7C109–25ZC
Z32
32-Lead TSOP Type I
Commercial
CY7C109-25ZI
Z32
32-Lead TSOP Type I
Industrial
Commercial
CY7C109–35VC
V33
CY7C1009-35VC
V32
CY7C109–35VI
V33
Document #: 38–00140–J
9
Industrial
CY7C109
CY7C1009
Package Diagrams
32-Lead (300-Mil) Molded SOJ V32
51-85041-A
32-Lead (400-Mil) Molded SOJ V33
51-85033-A
10
CY7C109
CY7C1009
Package Diagrams (continued)
32-Lead Thin Small Outline Package Z32
51-85056-B
© Cypress Semiconductor Corporation, 1998. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
a
FEATURES
Autocalibrating
On-Chip Sample-Hold Function
Parallel Output Format
16 Bits No Missing Codes
61 LSB INL
–97 dB THD
90 dB S/(N+D)
1 MHz Full Power Bandwidth
16-Bit 100 kSPS
Sampling ADC
AD676
FUNCTIONAL BLOCK DIAGRAM
ANALOG
CHIP
VIN 15
AGND SENSE 14
VREF 16
INPUT
BUFFERS
AGND 13
16-BIT
DAC
COMP
CAL
DAC
LOGIC & TIMING
LEVEL TRANSLATORS
DIGITAL
CHIP
7 BUSY
SAR
CAL 8
SAMPLE 9
PRODUCT DESCRIPTION
The AD676 is a multipurpose 16-bit parallel output analog-todigital converter which utilizes a switched-capacitor/charge
redistribution architecture to achieve a 100 kSPS conversion
rate (10 µs total conversion time). Overall performance is optimized by digitally correcting internal nonlinearities through
on-chip autocalibration.
The AD676 circuitry is segmented onto two monolithic chips—
a digital control chip fabricated on Analog Devices DSP CMOS
process and an analog ADC chip fabricated on our BiMOS II
process. Both chips are contained in a single package.
The AD676 is specified for ac (or “dynamic”) parameters such
as S/(N+D) Ratio, THD and IMD which are important in signal processing applications. In addition, dc parameters are
specified which are important in measurement applications.
CLK 10
MICRO-CODED
CONTROLLER
PAT
GEN
ALU
L
A
T
C
H
RAM
1
6
BIT 1 – BIT 16
19
28
AD676
The AD676 operates from +5 V and ± 12 V supplies and typically consumes 360 mW during conversion. The digital supply
(VDD) is separated from the analog supplies (VCC, VEE) for reduced digital crosstalk. An analog ground sense is provided for
the analog input. Separate analog and digital grounds are also
provided.
The AD676 is available in a 28-pin plastic DIP or 28-pin sidebrazed ceramic package. A serial-output version, the AD677, is
available in a 16-pin 300 mil wide ceramic or plastic package.
REV. A
Information furnished by Analog Devices is believed to be accurate and
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
Tel: 617/329-4700
Fax: 617/326-8703
AD676–SPECIFICATIONS
AC SPECIFICATIONS (T
MIN
to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%)1
Parameter
Min
AD676J/A
Typ
Max
Min
AD676K/B
Typ
Max
Units
–90
0.003
dB
%
dB
%
dB
%
2
Total Harmonic Distortion (THD)
@ 83 kSPS, TMIN to TMAX
–96
0.0016
–96
0.0016
–92
0.0025
@ 100 kSPS, +25°C
Signal-to-Noise and Distortion Ratio (S/(N+D))2, 3
@ 100 kSPS, +25°C
Peak Spurious or Peak Harmonic Component
Intermodulation Distortion (IMD)4
2nd Order Products
3rd Order Products
Full Power Bandwidth
Noise
85
LOGIC INPUTS
VIH
High Level Input Voltage
VIL
Low Level Input Voltage
IIH
High Level Input Current
IIL
Low Level Input Current
CIN
Input Capacitance
LOGIC OUTPUTS
VOH
High Level Output Voltage
VOL
Low Level Output Voltage
89
89
86
–98
–97
0.0014
–97
0.0014
–92
0.0025
87
–102
–98
1
160
DIGITAL SPECIFICATIONS (for all grades T
Parameter
–88
0.004
MIN
90
90
86
–98
dB
dB
dB
dB
–102
–98
1
160
dB
dB
MHz
µV rms
to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%)
Test Conditions
Min
VIH = VDD
VIL = 0 V
2.4
–0.3
–10
–10
Typ
Max
Units
VDD + 0.3
0.8
+10
+10
V
V
µA
µA
pF
10
IOH = 0.1 mA
IOH = 0.5 mA
IOL = 1.6 mA
VDD –1 V
2.4
0.4
V
V
V
NOTES
1
VREF = 10.0 V, (Conversion Rate (fs) = 83 kSPS, f IN = 1.0 kHz, VIN = –0.05 dB, Bandwidth = fs/2 unless otherwise indicated. All measurements referred to a 0 dB
(20 V p-p) input signal. Values are post-calibration.
2
For other input amplitudes, refer to Figure 13.
3
For other input ranges/voltages reference values see Figure 12.
4
fa = 1008 Hz. fb = 1055 Hz. See Definition of Specifications section and Figure 15.
Specifications subject to change without notice.
–2–
REV. A
AD676
DC SPECIFICATIONS (T
MIN
to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 1O%)1
Parameter
Min
TEMPERATURE RANGE
J, K Grades
A, B Grades
0
–40
ACCURACY
Resolution
Integral Nonlinearity (INL)
@ 100 kSPS, +25°C
Differential Nonlinearity (DNL)–No Missing Codes
Bipolar Zero Error2 (at Nominal Supplies)
Gain Error (at Nominal Supplies)
@ 83 kSPS2
@ 100 kSPS, +25°C
@ 100 kSPS2
Temperature Drift, Bipolar Zero3
J, K Grades
A, B Grades
Temperature Drift, Gain3
J, K Grades
A, B Grades
VOLTAGE REFERENCE INPUT RANGE4 (VREF)
AD676J/A
Typ
Max
Min
+70
+85
0
–40
16
AD676K/B
Typ
Max
+70
+85
16
±1
±1
±2
16
0.005
Bits
±1
±1
±2
± 1.5
16
0.005
LSB
LSB
LSB
Bits
% FSR
0.005
0.005
0.01
0.0015
0.003
0.0015
0.003
% FSR
% FSR
% FSR
% FSR
% FSR
% FSR
0.0015
0.003
0.0015
0.003
% FSR
% FSR
10
5
± VREF
*
2
10
V
± VREF
V
50*
*
2
6
100
6
100
µs
pF
ns
ps
±1
±1
±1
±1
±1
±1
LSB
LSB
LSB
50*
POWER SUPPLIES
Power Supply Rejection
VCC = +12 V ± 5%
VEE = –12 V ± 5%
VDD = +5 V ± 10%
Operating Current
ICC
IEE
IDD
Power Consumption
°C
°C
0.005
0.005
0.01
5
ANALOG INPUT5
Input Range (VIN)
Input Impedance
Input Settling Time
Input Capacitance During Sample
Aperture Delay
Aperture Jitter
Units
14.5
14.5
2
360
18
18
5
480
14.5
14.5
2
360
18
18
5
480
mA
mA
mA
mW
NOTES
1
VREF = 5.0 V, Conversion Rate = 83 kSPS unless otherwise noted. Values are post-calibration.
2
Values shown apply to any temperature from TMIN to TMAX after calibration at that temperature.
3
Values shown are based upon calibration at +25°C with no additional calibration at temperature. Values shown are the worst case variation from the value at +25 °C.
4
See “APPLICATIONS” section for recommended voltage reference circuit, and Figure 12 for dynamic performance with other reference voltage values.
5
See “APPLICATIONS” section for recommended input buffer circuit.
*For explanation of input characteristics, see “ANALOG INPUT” section.
REV. A
–3–
AD676
TIMING SPECIFICATIONS(T
MIN
Parameter
2
Conversion Time
CLK Period3
Calibration Time
Sampling Time (Included in tC)
CAL to BUSY Delay
BUSY to SAMPLE Delay
SAMPLE to BUSY Delay
CLK HIGH4
CLK LOW4
SAMPLE LOW to 1st CLK Delay
SAMPLE LOW
Output Delay
Status Delay
CAL HIGH Time
to TMAX VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%, VREF = 10.0 V)1
Symbol
Min
tC
tCLK
tCT
tS
tCALB
tBS
tSB
tCH
tCL
tSC
tSL
tOD
tSD
tCALH
10
480
Typ
Max
Units
1000
µs
ns
tCLK
µs
ns
µs
ns
ns
ns
ns
ns
ns
ns
ns
85,530
2
75
150
15
100
125
200
2
50
50
50
100
50
50
NOTES
1
See the “CONVERSION CONTROL” and “AUTOCALIBRATION” sections for detailed explanations of the above timing.
2
Depends upon external clock frequency; includes acquisition time and conversion time. The maximum conversion time is specified to account for the droop of the
internal sample/hold function. Longer conversion times may degrade performance. See “General Conversion Guidelines” for additional explanation of maximum conversion time.
3
580 ns is recommended for optimal accuracy over temperature.
4
tCH + t CL = tCLK and must be greater than 480 ns.
t CALH
CAL
t CT
t CALB
t CLK
BUSY
t OD
t CH
CLK
t CL
Figure 1. Calibration Timing
tS
SAMPLE
(INPUT)
tC
tSL
tSC
tS
1
CLK
(INPUT)
2
3
4
5
t CLK
BIT 1 – BIT 16
(OUTPUTS)
SAMPLE
(INPUT)
t CL
13
14
15
16
17
(NEW DATA)
(PREVIOUS CONVERSION)
tSC
t CL
1
CLK
(INPUT)
t CH
3
4
5
BIT 1 – BIT 16
(OUTPUTS)
13
14
15
16
BUSY
(OUTPUT)
tSB
17
t CH
(NEW DATA)
(PREVIOUS CONVERSION)
t OD
tSD
tBS
2
t CLK
t OD
BUSY
(OUTPUT)
tS
tC
tSL
t BS
tSD
tSB
Figure 2a. General Conversion Timing
Figure 2b. Continuous Conversion Timing
–4–
REV. A
AD676
ORDERING GUIDE
Model
Temperature Range1
S/(N+D)
AD676JD
AD676KD
AD676AD
AD676BD
0°C to +70°C
0°C to +70°C
–40°C to +85°C
–40°C to +85°C
85 dB
87 dB
85 dB
87 dB
Max INL
± 1.5 LSB
± 1.5 LSB
Package Description
Package
Option2
Ceramic 28-Pin DIP
Ceramic 28-Pin DIP
Ceramic 28-Pin DIP
Ceramic 28-Pin DIP
D-28
D-28
D-28
D-28
NOTES
1
For details on grade and package offerings screened in accordance with MIL-STD-883, refer to the AD676/883 data sheet.
2
D = Ceramic DIP.
ABSOLUTE MAXIMUM RATINGS*
VCC to VEE . . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +26.4 V
VDD to DGND . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +7 V
VCC to AGND . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +18 V
VEE to AGND . . . . . . . . . . . . . . . . . . . . . . . . –18 V to +0.3 V
AGND to DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . ± 0.3 V
Digital Inputs to DGND . . . . . . . . . . . . . . . . . . 0 V to +5.5 V
Analog Inputs, VREF to AGND
. . . . . . . . . . . . . . . . . . . . . . . (VCC + 0.3 V) to (VEE – 0.3 V)
Soldering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +300°C, 10 sec
Storage Temperature . . . . . . . . . . . . . . . . . . –65°C to +150°C
*Stresses greater than those listed under “Absolute Maximum Ratings” may cause
permanent damage to the device. This is a stress rating only and functional
operation of the device at these or any other conditions above those indicated in
the operational section of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect device reliability.
CAUTION
The AD676 features input protection circuitry consisting of large “distributed” diodes and
polysilicon series resistors to dissipate both high energy discharges (Human Body Model) and fast,
low energy pulses (Charged Device Model). Per Method 3015.2 of MIL-STD-883C, the AD676
has been classified as a Category 1 Device.
Proper ESD precautions are strongly recommended to avoid functional damage or performance
degradation. Charges as high as 4000 volts readily accumulate on the human body and test
equipment, and discharge without detection. Unused devices must be stored in conductive foam
or shunts, and the foam discharged to the destination socket before devices are removed. For further
information on ESD Precaution. Refer to Analog Devices’ ESD Prevention Manual.
REV. A
–5–
WARNING!
ESD SENSITIVE DEVICE
AD676
PIN DESCRIPTION
Pin
Name
Type
Description
1–6
BIT 11-BIT 16
DO
BIT 11–BIT 16 represent the six LSBs of data.
7
BUSY
DO
Status Line for Converter. Active HIGH, indicating a conversion or calibration in progress.
BUSY should be buffered when capacitively loaded.
8
CAL
DI
Calibration Control Pin (Asynchronous).
9
SAMPLE
DI
10
CLK
DI
VIN Acquisition Control Pin. Active HIGH. During conversion, SAMPLE controls the state
of the internal sample-hold amplifier and the falling edge initiates conversion (see “Conversion Control” paragraph). During calibration, SAMPLE should be held LOW. If HIGH during calibration, diagnostic information will appear on the two LSBs (Pins 5 and 6).
Master Clock Input. The AD676 requires 17 clock cycles to execute a conversion.
11
DGND
P
Digital Ground.
12
VCC
P
+12 V Analog Supply Voltage.
13
AGND
P/AI
Analog Ground.
14
AGND SENSE
AI
Analog Ground Sense.
15
VIN
AI
Analog Input Voltage.
16
VREF
AI
External Voltage Reference Input.
17
VEE
P
–12 V Analog Supply Voltage. Note: the lid of the ceramic package is internally connected to
VEE.
18
VDD
P
+5 V Logic Supply Voltage.
19–28
BIT 1–BIT 10
DO
BIT 1–BIT 10 represent the ten MSB of data.
Type: AI = Analog Input
DI = Digital Input
DO = Digital Output
P = Power
BIT 11 1
28 BIT 10
BIT 12
27 BIT 9
2
BIT 13
3
26 BIT 8
BIT 14
4
25 BIT 7
BIT 15
5
24 BIT 6
BIT 16 (LSB)
6
ANALOG
CHIP
VIN 15
AGND SENSE 14
VREF 16
INPUT
BUFFERS
AGND 13
16-BIT
DAC
COMP
CAL
DAC
LOGIC & TIMING
BUSY
7
CAL
8
SAMPLE
9
AD676
TOP VIEW
(Not to Scale)
23 BIT 5
LEVEL TRANSLATORS
22 BIT 4
21 BIT 3
DIGITAL
CHIP
20 BIT 2
CLK 10
19 BIT 1 (MSB)
DGND 11
18 VDD
VCC 12
17 VEE
CAL 8
SAMPLE 9
CLK 10
15 VIN
AGND SENSE 14
MICRO-CODED
CONTROLLER
PAT
GEN
ALU
L
A
T
C
H
RAM
16 VREF
AGND 13
7 BUSY
SAR
1
6
BIT 1 – BIT 16
19
28
AD676
Functional Block Diagram
Package Pinout
–6–
REV. A
Definition of Specifications–AD676
NYQUIST FREQUENCY
BANDWIDTH
An implication of the Nyquist sampling theorem, the “Nyquist
frequency” of a converter is that input frequency which is one
half the sampling frequency of the converter.
The full-power bandwidth is that input frequency at which the
amplitude of the reconstructed fundamental is reduced by 3 dB
for a full-scale input.
TOTAL HARMONIC DISTORTION
INTERMODULATION DISTORTION (IMD)
Total harmonic distortion (THD) is the ratio of the rms sum of
the harmonic components to the rms value of a full-scale input
signal and is expressed in percent (%) or decibels (dB). For input signals or harmonics that are above the Nyquist frequency,
the aliased components are used.
With inputs consisting of sine waves at two frequencies, fa and
fb, any device with nonlinearities will create distortion products,
of order (m+n), at sum and difference frequencies of mfa ± nfb,
where m, n = 0, 1, 2, 3. . . . Intermodulation terms are those for
which m or n is not equal to zero. For example, the second order terms are (fa + fb) and (fa – fb), and the third order terms
are (2 fa + fb), (2 fa – fb), (fa + 2 fb) and (fa – 2 fb). The IMD
products are expressed as the decibel ratio of the rms sum of the
measured input signals to the rms sum of the distortion terms.
The two signals applied to the converter are of equal amplitude,
and the peak value of their sum is –0.5 dB from full scale. The
IMD products are normalized to a 0 dB input signal.
SIGNAL-TO-NOISE PLUS DISTORTION RATIO
Signal-to-noise plus distortion is defined to be the ratio of the
rms value of the measured input signal to the rms sum of all
other spectral components below the Nyquist frequency, including harmonics but excluding dc.
GAIN ERROR
The last transition should occur at an analog value 1.5 LSB below the nominal full scale (4.99977 volts for a ± 5 V range). The
gain error is the deviation of the actual difference between the
first and last code transition from the ideal difference between
the first and last code transition.
APERTURE DELAY
Aperture delay is the time required after SAMPLE pin is taken
LOW for the internal sample-hold of the AD676 to open, thus
holding the value of VlN.
APERTURE JITTER
BIPOLAR ZERO ERROR
Bipolar zero error is the difference between the ideal midscale
input voltage (0 V) and the actual voltage producing the
midscale output code.
DIFFERENTIAL NONLINEARITY (DNL)
In an ideal ADC, code transitions are one LSB apart. Differential nonlinearity is the maximum deviation from this ideal value.
It is often specified in terms of resolution for which no missing
codes are guaranteed.
INTEGRAL NONLINEARITY (INL)
The ideal transfer function for an ADC is a straight line bisecting the center of each code drawn between “zero” and “full
scale.” The point used as “zero” occurs 1/2 LSB before the
most negative code transition. “Full scale” is defined as a level
1.5 LSB beyond the most positive code transition. Integral
nonlinearity is the worst-case deviation of a code center average
from the straight line.
REV. A
Aperture jitter is the variation in the aperture delay from sample
to sample.
POWER SUPPLY REJECTION
DC variations in the power supply voltage will affect the overall
transfer function of the ADC, resulting in zero error and gain error changes. Power supply rejection is the maximum change in
either the bipolar zero error or gain error value. Additionally,
there is another power supply variation to consider. AC ripple
on the power supplies can couple noise into the ADC, resulting
in degradation of dynamic performance. This is displayed in
Figure 16.
INPUT SETTLING TIME
Settling time is a function of the SHA’s ability to track fast
slewing signals. This is specified as the maximum time required
in track mode after a full-scale step input to guarantee rated
conversion accuracy.
–7–
AD676
LOW and completes in 85,530 clock cycles, indicated by BUSY
going LOW. During calibration, it is preferable for SAMPLE to
be held LOW. If SAMPLE is HIGH, diagnostic data will appear
on Pins 5 and 6. This data is of no value to the user.
FUNCTIONAL DESCRIPTION
The AD676 is a multipurpose 16-bit analog-to-digital converter
and includes circuitry which performs an input sample/hold
function, ground sense, and autocalibration. These functions
are segmented onto two monolithic chips—an analog signal processor and a digital controller. Both chips are contained within
the AD676 package.
The AD676 requires one clock cycle after BUSY goes LOW to
complete the calibration cycle. If this clock cycle is not provided, it will be taken from the first conversion, likely resulting
in first conversion error.
The AD676 employs a successive-approximation technique to
determine the value of the analog input voltage. However, instead of the traditional laser-trimmed resistor-ladder approach,
this device uses a capacitor-array, charge redistribution technique. Binary-weighted capacitors subdivide the input sample to
perform the actual analog-to-digital conversion. The capacitor
array eliminates variation in the linearity of the device due to
temperature-induced mismatches of resistor values. Since a capacitor array is used to perform the data conversions, the
sample/hold function is included without the need for additional
external circuitry.
In most applications, it is sufficient to calibrate the AD676 only
upon power-up, in which case care should be taken that the
power supplies and voltage reference have stabilized first. If not
calibrated, the AD676 accuracy may be as low as 10 bits.
CONVERSION CONTROL
The AD676 is controlled by two signals: SAMPLE and CLK, as
shown in Figures 2a and 2b. It is assumed that the part has been
calibrated and the digital I/O pins have the levels shown at the
start of the timing diagram.
Initial errors in capacitor matching are eliminated by an autocalibration circuit within the AD676. This circuit employs an
on-chip microcontroller and a calibration DAC to measure and
compensate capacitor mismatch errors. As each error is determined, its value is stored in on-chip memory (RAM). Subsequent conversions use these RAM values to improve conversion
accuracy. The autocalibration routine may be invoked at any
time. Autocalibration insures high performance while eliminating the need for any user adjustments and is described in detail
below.
A conversion consists of an input acquisition followed by 17
clock pulses which execute the 16-bit internal successive approximation routine. The analog input is acquired by taking the
SAMPLE line HIGH for a minimum sampling time of tS. The
actual sample taken is the voltage present on VIN one aperture
delay after the SAMPLE line is brought LOW, assuming the
previous conversion has completed (signified by BUSY going
LOW). Care should he taken to ensure that this negative edge is
well defined and jitter free in ac applications to reduce the uncertainty (noise) in signal acquisition. With SAMPLE going
LOW, the AD676 commits itself to the conversion—the input at
VIN is disconnected from the internal capacitor array, BUSY
goes HIGH, and the SAMPLE input will be ignored until the
conversion is completed (when BUSY goes LOW). SAMPLE
must be held LOW for a minimum period of time tSL. A period
of time tSC after bringing SAMPLE LOW, the 17 CLK cycles
are applied; CLK pulses that start before this period of time are
ignored. BUSY goes HIGH tSB after SAMPLE goes LOW, signifying that a conversion is in process, and remains HIGH until
the conversion is completed. BUSY goes LOW during the 17th
CLK cycle at the point where the data outputs have changed
and are valid. The AD676 will ignore CLK after BUSY has
gone LOW and the output data will remain constant until a new
conversion is completed. The data can, therefore, be read any
time after BUSY goes LOW and before the 17th CLK of the
next conversion (see Figures 2a and 2b). The section on Microprocessor Interfacing discusses how the AD676 can be interfaced to a 16-bit databus.
The microcontroller controls all of the various functions within
the AD676. These include the actual successive approximation
algorithm, the autocalibration routine, the sample/hold operation, and the internal output data latch.
AUTOCALIBRATION
The AD676 achieves rated performance without the need for
user trims or adjustments. This is accomplished through the use
of on-chip autocalibration.
In the autocalibration sequence, sample/hold offset is nulled by
internally connecting the input circuit to the ground sense circuit. The resulting offset voltage is measured and stored in
RAM for later use. Next, the capacitor representing the most
significant bit (MSB) is charged to the reference voltage. This
charge is then transferred to a capacitor of equal size (composed
of the sum of the remaining lower weight bits). The difference
in the voltage that results and the reference voltage represents
the amount of capacitor mismatch. A calibration digital-to-analog converter (DAC) adds an appropriate value of error correction voltage to cancel this mismatch. This correction factor is
also stored in RAM. This process is repeated for each of the
capacitors representing the remaining top eight bits. The accumulated values in RAM are then used during subsequent conversions to adjust conversion results accordingly.
Typically BUSY would be used to latch the AD676 output data
into buffers or to interrupt microprocessors or DSPs. It is recommended that the capacitive load on BUSY be minimized by
driving no more than a single logic input. Higher capacitive
loads such as cables or multiple gates may degrade conversion
quality unless BUSY is buffered.
As shown in Figure 1, when CAL is taken HIGH the AD676 internal circuitry is reset, the BUSY pin is driven HIGH, and the
ADC prepares for calibration. This is an asynchronous hardware reset and will interrupt any conversion or calibration currently in progress. Actual calibration begins when CAL is taken
–8–
REV. A
AD676
CONTINUOUS CONVERSION
For maximum throughput rate, the AD676 can be operated in a
continuous convert mode (see Figure 2b). This is accomplished
by utilizing the fact that SAMPLE will no longer be ignored after BUSY goes LOW, so an acquisition may be initiated even
during the HIGH time of the 17th CLK pulse for maximum
throughput rate while enabling full settling of the sample/hold
circuitry. If SAMPLE is already HIGH when BUSY goes LOW
at the end of a conversion, then an acquisition is immediately
initiated and tS and tC start from that time. Data from the previous conversion may be latched up to tSD before BUSY goes
LOW or tOD after the rising edge of the 17th clock pulse. However, it is preferred that latching occur on or after the falling
edge of BUSY.
Care must he taken to adhere to the minimum/maximum timing
requirements in order to preserve conversion accuracy.
GENERAL CONVERSION GUIDELINES
During signal acquisition and conversion, care should be taken
with the logic inputs to avoid digital feedthrough noise. It is possible to run CLK continuously, even during the sample period.
However, CLK edges during the sampling period, and especially
when SAMPLE goes LOW, may inject noise into the sampling
process. The AD676 is tested with no CLK cycles during the
sampling period. The BUSY signal can be used to prevent the
clock from running during acquisition, as illustrated in Figure 3.
In this circuit BUSY is used to reset the circuitry which divides
the system clock down to provide the AD676 CLK. This serves
to interrupt the clock until after the input signal has been acquired, which has occurred when BUSY goes HIGH. When the
conversion is completed and BUSY goes LOW, the circuit in
Figure 3 truncates the 17th CLK pulse width which is tolerable
because only its rising edge is critical.
Figure 3 also illustrates the use of a counter (74HC393) to derive the AD676 SAMPLE command from the system clock
when a continuous convert mode is desirable. Pin 9 (2QC) provides a 96 kHz sample rate for the AD676 when used with a
12.288 MHz system clock. Alternately, Pin 8 (2QD) could be
used for a 48 kHz rate.
If a continuous clock is used, then the user must avoid CLK
edges at the instant of disconnecting VIN which occurs at the
falling edge of SAMPLE (see tSC specification). The duty cycle
of CLK may vary, but both the HIGH (tCH) and LOW (tCL )
phases must conform to those shown in the timing specifications. The internal comparator makes its decisions on the rising
edge of CLK. To avoid a negative edge transition disturbing the
comparator’s settling, tCL should be at least half the value of tCLK.
To also avoid transitions disturbing the internal comparator’s
settling, it is not recommended that the SAMPLE pin change
state toward the end of a CLK cycle.
During a conversion, internal dc error terms such as comparator
voltage offset are sampled, stored on internal capacitors and
used to correct for their corresponding errors when needed. Because these voltages are stored on capacitors, they are subject to
leakage decay and so require refreshing. For this reason there is
a maximum conversion time tC (1000 µs). From the time
SAMPLE goes HIGH to the completion of the 17th CLK pulse,
no more than 1000 µs should elapse for specified performance.
However, there is no restriction to the maximum time between
conversions.
Output coding for the AD676 is twos complement, as shown in
Table I. By inverting the MSB, the coding can be converted to
offset binary. The AD676 is designed to limit output coding in
the event of out-of-range inputs.
Table I. Output Coding
11 3Q
2Q 7
4 1D
3D 12
12.288MHz
SYSTEM
CLOCK
9 CLK
CLR 1
7 BUSY
SAMPLE 9
1Q 2
74HC175
10 CLK
2D 5
AD676
1 1CLK
13 2CLK
6 1QD
2QC 9
2QD 8
12 2CLR
2 1CLR
74HC393
Figure 3.
REV. A
–9–
VIN
Output Code
>Full Scale
Full Scale
Full Scale – 1 LSB
Midscale + 1 LSB
Midscale
Midscale – 1 LSB
–Full Scale + 1 LSB
–Full Scale
<–Full Scale
011 . . . 11
011 . . . 11
011 . . . 10
000 . . . 01
000 . . . 00
111 . . . 11
100 . . . 01
100 . . . 00
100 . . . 00
AD676
POWER SUPPLIES AND DECOUPLING
The AD676 has three power supply input pins. VCC and VEE
provide the supply voltages to operate the analog portions of the
AD676 including the ADC and sample-hold amplifier (SHA).
VDD provides the supply voltage which operates the digital portions of the AD676 including the data output buffers and the
autocalibration controller.
As with most high performance linear circuits, changes in the
power supplies can produce undesired changes in the performance of the circuit. Optimally, well regulated power supplies
with less than 1% ripple should be selected. The ac output impedance of a power supply is a complex function of frequency,
and in general will increase with frequency. In other words, high
frequency switching such as that encountered with digital circuitry requires fast transient currents which most power supplies
cannot adequately provide. This results in voltage spikes on the
supplies. If these spikes exceed the ± 5% tolerance of the ± 12 V
supplies or the ± 10% limits of the +5 V supply, ADC performance will degrade. Additionally, spikes at frequencies higher
than 100 kHz will also degrade performance. To compensate for
the finite ac output impedance of the supplies, it is necessary to
store “reserves” of charge in bypass capacitors. These capacitors
can effectively lower the ac impedance presented to the AD676
power inputs which in turn will significantly reduce the magnitude of the voltage spikes. For bypassing to be effective, certain
guidelines should be followed. Decoupling capacitors, typically
0.1 µF, should be placed as closely as possible to each power
supply pin of the AD676. It is essential that these capacitors be
placed physically close to the IC to minimize the inductance of
the PCB trace between the capacitor and the supply pin. The
logic supply (VDD) should be decoupled to digital common and
the analog supplies (Vcc and VEE) to analog common. The reference input is also considered as a power supply pin in this regard and the same decoupling procedures apply. These points
are displayed in Figure 4.
+5V
0.1µF
18 VDD
AD676
DGND
AGND
VCC
VEE
VREF
11
13
12
17
11
0.1µF
0.1µF
SYSTEM
DIGITAL
COMMON
0.1µF
12V –12V
SYSTEM
ANALOG
COMMON
Additionally, it is beneficial to have large capacitors (>47 µF)
located at the point where the power connects to the PCB with
10 µF capacitors located in the vicinity of the ADC to further
reduce low frequency ripple. In systems that will be subjected to
particularly harsh environmental noise, additional decoupling
may be necessary. RC-filtering on each power supply combined
with dedicated voltage regulation can substantially decrease
power supply ripple effects (this is further detailed in Figure 7).
BOARD LAYOUT
Designing with high resolution data converters requires careful
attention to board layout. Trace impedance is a significant issue.
A 1.22 mA current through a 0.5 Ω trace will develop a voltage
drop of 0.6 mV, which is 4 LSBs at the 16-bit level for a 10 V
full-scale span. In addition to ground drops, inductive and capacitive coupling need to be considered, especially when high
accuracy analog signals share the same board with digital
signals.
Analog and digital signals should not share a common return
path. Each signal should have an appropriate analog or digital
return routed close to it. Using this approach, signal loops enclose a small area, minimizing the inductive coupling of noise.
Wide PC tracks, large gauge wire, and ground planes are highly
recommended to provide low impedance signal paths. Separate
analog and digital ground planes are also desirable, with a single
interconnection point at the AD676 to minimize interference
between analog and digital circuitry. Analog signals should be
routed as far as possible from digital signals and should cross
them, if at all, only at right angles. A solid analog ground plane
around the AD676 will isolate it from large switching ground
currents. For these reasons, the use of wire wrap circuit construction will not provide adequate performance; careful printed
circuit board construction is preferred.
GROUNDING
The AD676 has three grounding pins, designated ANALOG
GROUND (AGND), DIGITAL GROUND (DGND) and
ANALOG GROUND SENSE (AGND SENSE). The analog
ground pin is the “high quality” ground reference point for the
device, and should be connected to the analog common point in
the system.
AGND SENSE is intended to be connected to the input signal
ground reference point. This allows for slight differences in level
between the analog ground point in the system and the input
signal ground point. However no more than 100 mV is recommended between the AGND and the AGND SENSE pins for
specified performance.
Figure 4. Grounding and Decoupling the AD676
–10–
REV. A
AD676
Using AGND SENSE to remotely sense the ground potential of
the signal source can be useful if the signal has to be carried
some distance to the A/D converter. Since all IC ground currents have to return to the power supply and no ground leads
are free from resistance and inductance, there are always some
voltage differences from one ground point in a system to
another.
Over distance this voltage difference can easily amount to several LSBs (in a 10 V input span, 16-bit system each LSB is
about 0.15 mV). This would directly corrupt the A/D input signal if the A/D measures its input with respect to power ground
(AGND) as shown in Figure 5a. To solve this problem the
AD676 offers an AGND SENSE pin. Figure 5b shows how the
AGND SENSE can be used to eliminate the problem in Figure
5a. Figure 5b also shows how the signal wires should be
shielded in a noisy environment to avoid capacitive coupling. If
inductive (magnetic) coupling is expected to be dominant such
as where motors are present, twisted-pair wires should be used
instead.
The digital ground pin is the reference point for all of the digital
signals that operate the AD676. This pin should be connected
to the digital common point in the system. As Figure 4 illustrated, the analog and digital grounds should be connected together at one point in the system, preferably at the AD676.
AD676
VIN
SOURCE
VS
∆V
AGND
TO POWER
SUPPLY GND
GROUND LEAD
VOLTAGE REFERENCE
The AD676 requires the use of an external voltage reference.
The input voltage range is determined by the value of the reference voltage; in general, a reference voltage of n volts allows an
input range of ± n volts. The AD676 is specified for both 10 V
and 5.0 V references. A 10 V reference will typically require
support circuitry operated from ± 15 V supplies; a 5.0 V reference may be used with ± 12 V supplies. Signal-to-noise performance is increased proportionately with input signal range. In
the presence of a fixed amount of system noise, increasing the
LSB size (which results from increasing the reference voltage)
will increase the effective S/(N+D) performance. Figure 12
illustrates S/(N+D) as a function of reference voltage. In
contrast, INL will be optimal at lower reference voltage values
(such as 5 V) due to capacitor nonlinearity at higher voltage
values.
During a conversion, the switched capacitor array of the AD676
presents a dynamically changing current load at the voltage reference as the successive-approximation algorithm cycles through
various choices of capacitor weighting. (See the following section “Analog Input” for a detailed discussion of the VREF input
characteristics.) The output impedance of the reference circuitry
must be low so that the output voltage will remain sufficiently
constant as the current drive changes. In some applications, this
may require that the output of the voltage reference be buffered
by an amplifier with low impedance at relatively high frequencies. In choosing a voltage reference, consideration should be
made for selecting one with low noise. A capacitor connected
between REF IN and AGND will reduce the demands on the
reference by decreasing the magnitude of high frequency components required to be sourced by the reference.
Figures 6 and 7 represent typical design approaches.
I GROUND > 0
+12V
Figure 5a. Input to the A/D Is Corrupted by IR Drop in
Ground Leads: VIN = VS + ∆V
SHIELDED CABLE
2
VIN
CN
AD676
8
AD586
+
1.0µF
10µF
VIN
4
AGND
SENSE
SOURCE
VS
13 AGND
AD676
AGND
TO POWER
SUPPLY GND
GROUND LEAD
I GROUND > 0
Figure 5b. AGND SENSE Eliminates the Problem in
Figure 5a.
REV. A
16 VREF
6
Figure 6.
Figure 6 shows a voltage reference circuit featuring the 5 V output AD586. The AD586 is a low cost reference which utilizes a
buried Zener architecture to provide low noise and drift. Over
the 0°C to +70°C range, the AD586L grade exhibits less than
2.25 mV output change from its initial value at +25°C. A noisereduction capacitor, CN, reduces the broadband noise of the
–11–
AD676
The AD676 analog inputs (VIN, VREF and AGND SENSE) exhibit dynamic characteristics. When a conversion cycle begins,
each analog input is connected to an internal, discharged 50 pF
capacitor which then charges to the voltage present at the corresponding pin. The capacitor is disconnected when SAMPLE is
taken LOW, and the stored charge is used in the subsequent
conversion. In order to limit the demands placed on the external
source by this high initial charging current, an internal buffer
amplifier is employed between the input and this capacitance for
a few hundred nanoseconds. During this time the input pin exhibits typically 20 kΩ input resistance, 10 pF input capacitance
and ± 40 µA bias current. Next, the input is switched directly to
the now precharged capacitor and allowed to fully settle. During
this time the input sees only a 50 pF capacitor. Once the sample
is taken, the input is internally floated so that the external input
source sees a very high input resistance and a parasitic input capacitance of typically only 2 pF. As a result, the only dominant
input characteristic which must be considered is the high current steps which occur when the internal buffers are switched in
and out.
AD586 output, thereby optimizing the overall performance of
the AD676. It is recommended that a 10 µF to 47 µF high quality tantalum capacitor be tied between the VREF input of the
AD676 and ground to minimize the impedance on the
reference.
AD587
10Ω
VO
2 VIN
10µF
0.1µF
NR 8
GND
4
10Ω
+15V
6
1µF
0.1µF
78L12
12
0.01µF 10µF
100µF
10Ω
VCC
18 VDD
+5V
100µF
0.1µF
10 Ω
79L12
–15V
100µF
0.01µF
10µF
VREF 16
AD676
VEE
VIN
17
15
10µF
0.1µF
VIN
Figure 7.
Using the AD676 with ± 10 V input range (VREF = 10 V) typically requires ± 15 V supplies to drive op amps and the voltage
reference. If ± 12 V is not available in the system, regulators
such as 78L12 and 79L12 can be used to provide power for the
AD676. This is also the recommended approach (for any input
range) when the ADC system is subjected to harsh environments such as where the power supplies are noisy and where
voltage spikes are present. Figure 7 shows an example of such a
system based upon the 10 V AD587 reference, which provides a
300 µV LSB. Circuitry for additional protection against power
supply disturbances has been shown. A 100 µF capacitor at each
regulator prevents very large voltage spikes from entering the
regulators. Any power line noise which the regulators cannot
eliminate will be further filtered by an RC filter (10 Ω/10 µF)
having a –3 dB point at 1.6 kHz. For best results the regulators
should be within a few centimeters of the AD676.
In most cases, these characteristics require the use of an external
op amp to drive the input of the AD676. Care should he taken
with op amp selection; even with modest loading conditions,
most available op amps do not meet the low distortion requirements necessary to match the performance capabilities of the
AD676. Figure 8 represents a circuit, based upon the AD845,
recommended for low noise, low distortion ac applications.
For applications optimized more for low bias and low offset than
speed or bandwidth, the AD845 of Figure 8 may be replaced by
the OP27.
1kΩ
±5V
INPUT
+12V
0.1µF
1kΩ
2
AD676
7
AD845
499Ω
3
4
6
15 VIN
0.1µF
13 AGND
–12V
14
ANALOG INPUT
As previously discussed, the analog input voltage range for the
AD676 is ± VREF. For purposes of ground drop and common
mode rejection, the VIN and VREF inputs each have their own
ground. VREF is referred to the local analog system ground
(AGND), and VIN is referred to the analog ground sense pin
(AGND SENSE) which allows a remote ground sense for the
input signal.
AGND
SENSE
Figure 8.
–12–
REV. A
AD676
AC parameters, which include S/(N+D), THD, etc., reflect the
AD676’s effect on the spectral content of the analog input signal. Figures 12 through 16 provide information on the AD676’s
ac performance under a variety of conditions.
As a general rule, averaging the results from several conversions
reduces the effects of noise, and therefore improves such parameters as S/(N+D). AD676 performance may be optimized by
operating the device at its maximum sample rate of 100 kSPS
and digitally filtering the resulting bit stream to the desired signal
bandwidth. This succeeds in distributing noise over a wider
frequency range, thus reducing the noise density in the frequency band of interest. This subject is discussed in the following section.
OVERSAMPLING AND NOISE FILTERING
The Nyquist rate for a converter is defined as one-half its sampling rate. This is established by the Nyquist theorem, which requires that a signal he sampled at a rate corresponding to at
least twice its highest frequency component of interest in order
to preserve the informational content. Oversampling is a conversion technique in which the sampling frequency is more than
twice the frequency bandwidth of interest. In audio applications,
the AD676 can operate at a 2 3 FS oversampling rate, where
FS = 48 kHz.
This limit is described by S/(N+D) = (6.02n + 1.76 + 10 log
FS/2FA) dB, where n is the resolution of the converter in bits, FS
is the sampling frequency, and Fa is the signal bandwidth of interest. For audio bandwidth applications, the AD676 is capable
of operating at a 2 3 oversample rate (96 kSPS), which typically
produces an improvement in S/(N+D) of 3 dB compared with
operating at the Nyquist conversion rate of 48 kSPS. Oversampling has another advantage as well; the demands on the
antialias filter are lessened. In summary, system performance is
optimized by running the AD676 at or near its maximum sampling rate of 100 kHz and digitally filtering the resulting spectrum to eliminate undesired frequencies.
DC CODE UNCERTAINTY
Ideally, a fixed dc input should result in the same output code
for repetitive conversions. However, as a consequence of system
noise and circuit noise, for a given input voltage there is a range
of output codes which may occur. Figure 9 is a histogram of the
codes resulting from 1000 conversions of a typical input voltage
by the AD676 used with a 10 V reference.
800
NUMBER OF CODE HITS
AC PERFORMANCE
In quantized systems, the informational content of the analog
input is represented in the frequency spectrum from dc to the
Nyquist rate of the converter. Within this same spectrum are
higher frequency noise and signal components. Antialias, or low
pass, filters are used at the input to the ADC to reduce these
noise and signal components so that their aliased components
do not corrupt the baseband spectrum. However, wideband
noise contributed by the AD676 will not be reduced by the
antialias filter. The AD676 quantization noise is evenly distributed from dc to the Nyquist rate, and this fact can be used to
minimize its overall affect.
The AD676 quantization noise effects can be reduced by
oversampling–sampling at a rate higher than that defined by the
Nyquist theorem. This spreads the noise energy over a bandwidth wider than the frequency band of interest. By judicious
selection of a digital decimation filter, noise frequencies outside
the bandwidth of interest may be eliminated.
The process of analog to digital conversion inherently produces
noise, known as quantization noise. The magnitude of this noise
is a function of the resolution of the converter, and manifests itself as a limit to the theoretical signal-to-noise ratio achievable.
REV. A
600
400
200
0
–1
0
1
2
DEVIATION FROM CORRECT CODE – LSBs
Figure 9. Distribution of Codes from 1000 Conversions,
Relative to the Correct Code
The standard deviation of this distribution is approximately 0.5
LSBs. If less uncertainty is desired, averaging multiple conversions will narrow this distribution by the inverse of the square
root of the number of samples; i.e., the average of 4 conversions
would have a standard deviation of 0.25 LSBs.
–13–
AD676
MICROPROCESSOR INTERFACE
The AD676 is ideally suited for use in both traditional dc measurement applications supporting a microprocessor, and in ac
signal processing applications interfacing to a digital signal processor. The AD676 is designed to interface with a 16-bit data
bus, providing all output data bits in a single read cycle. A variety of external buffers, such as 74HC541, can be used with the
AD676 to provide 3-state outputs, high driving capability, and
to prevent bus noise from coupling into the ADC. The following
sections illustrate the use of the AD676 with a representative
digital signal processor and microprocessor. These circuits provide general interface practices which are applicable to other
processor choices.
ADSP-2101
Figure 10a shows the AD676 interfaced to the ADSP-2101 DSP
processor. The AD676 buffers are mapped in the ADSP-2101’s
memory space, requiring one wait state when using a 12.5 MHz
processor clock.
The falling edge of BUSY interrupts the processor, indicating
that new data is ready. The ADSP-2101 automatically jumps to
the appropriate service routine with minimal overhead. The interrupt routine then instructs the processor to read the new data
using a memory read instruction.
IRQ2
A0
ADDRESS BUS
A13
RD
DMS
The AD676 CLK and SAMPLE can be generated by dividing
down the system clock as described earlier (Figure 3), or if the
ADSP-2101 serial port clocks are not being used, they can be
programmed to generate CLK and SAMPLE.
A13
A12
CS
A11
DMS
Figure 10b.
80286
The 80286 16-bit microprocessor can be interfaced to a buffered AD676 without any generation of wait states. As seen in
Figure 11, BUSY can be used both to control the AD676 clock
and to alert the processor when new data is ready. In the system
shown, the 80286 should be configured in an edge triggered, direct interrupt mode (integrated controller provides the interrupt
vector). Since the 80286 does not latch interrupt signals, the interrupt needs to be internally acknowledged before BUSY goes
HIGH again during the next AD676 conversion (BUSY = 0).
Depending on whether the AD676 buffers are mapped into
memory or 1/0 space, the interrupt service routine will read the
data by using either the MOV or the IN instruction. To be able
to read all the 16 bits at once, and thereby increase the 80286’s
efficiency, the buffers should be located at an even address.
CS
G1
DECODER
G1
16
8
A1 – A3
ADSP-2101
8
A1 – A8
16
Y1 – Y8
D8 – D23
Y1 – Y8
AD0 – AD15
74HC541
BUSY
8
RD
CS
PCSO – 6
ALE
DECODER
8
74HC541
G2
BIT1 – BIT16
G1
S2
16
Y1 – Y8
G2
8
BIT 1 – BIT 16
G1
A1 – A8
80286
16
Y1 – Y8
AD676
8
74HC541
G2
8
AD676
A1 – A3
74HC541
CLKOUT
SAMPLE
DIVIDER
2MHz
8
D
Q
D
Q
CLR
G2
Q
Q
CLR
CLK
BUSY
INT 0
74HC04
Figure 10a.
Figure 10b shows circuitry which would be included by a typical
address decoder for the output buffers. In this case, a data
memory access to any address in the range 3000H to 37FFH
will result in the output buffers being enabled.
–14–
74HC74
Figure 11.
REV. A
Typical Dynamic Performance– AD676
100
102
100
90
THD
98
THD
96
80
70
92
dB
dB
94
90
S/(N+D)
S/(N+D)
60
88
50
86
84
40
82
80
2.5
3.5
4.5
5.5
6.5
7.5
8.5
9.5
30
–60
10.5
–50
–40
–20
–10
0
Figure 13. S/(N+D) and THD vs. Input Amplitude
Figure 12. S/(N+D) and THD vs. VREF
Figure 14. 4096 Point FFT at 96 kSPS, fIN = 1.06 kHz
Figure 15. IMD Plot for fIN = 1008 Hz (fa),
1055 Hz (fb) at 96 kSPS
+5V
90
80
+12V
S/(N+D) –dB
70
–12V
60
50
40
30
20
0
100
1k
10k
100k
RIPPLE FREQUENCY – Hz
1M
Figure 16. AC Power Supply Rejection (fIN = 1.06 kHz)
fSAMPLE = 96 kSPS, VRIPPLE = 0.13 V p-p
REV. A
–30
INPUT AMPLITUDE – dB
VREF – Volts
–15–
AD676
OUTLINE DIMENSIONS
Dimensions shown in inches and (mm).
28-Pin Ceramic DIP Package (D-28)
28
15
1
14
1.490 (37.85) MAX
0.060 (1.52)
0.015 (0.38)
0.225 (5.72)
MAX
0.026 (0.66)
0.014 (0.36)
0.610 (15.49)
0.500 (12.70)
0.018 (0.46)
0.008 (0.20)
0.150 (3.81)
MIN
0.100 (2.54)
BSC
0.070 (1.78)
0.030 (0.76)
0.620 (15.75)
0.590 (14.99)
PRINTED IN U.S.A.
0.200 (5.08)
0.125 (3.18)
C1679–24–7/92
0.100 (2.54)
MAX
0.005 (0.13)
MIN
–16–
REV. A
a
+5 Volt, Parallel Input
Complete 12-Bit DAC
DAC8562
FEATURES
Complete 12-Bit DAC
No External Components
Single +5 Volt Operation
1 mV/Bit with 4.095 V Full Scale
True Voltage Output, 65 mA Drive
Very Low Power –3 mW
FUNCTIONAL BLOCK DIAGRAM
DAC-8562
Included on the chip, in addition to the DAC, is a rail-to-rail
amplifier, latch and reference. The reference (REFOUT) is
trimmed to 2.5 volts, and the on-chip amplifier gains up the
DAC output to 4.095 volts full scale. The user needs only supply a +5 volt supply.
The DAC8562 is coded straight binary. The op amp output
swings from 0 to +4.095 volts for a one millivolt per bit resolution, and is capable of driving ± 5 mA. Built using low temperature-coefficient silicon-chrome thin-film resistors, excellent
linearity error over temperature has been achieved as shown below in the linearity error versus digital input code plot.
Digital interface is parallel and high speed to interface to the
fastest processors without wait states. The interface is very simple requiring only a single CE signal. An asynchronous CLR input sets the output to zero scale.
VOUT
12
AGND
DAC REGISTER
12
DGND
CE
DATA
CLR
The DAC8562 is available in two different 20-pin packages,
plastic DIP and SOL-20. Each part is fully specified for operation over –40°C to +85°C, and the full +5 V ± 5% power supply
range.
For MIL-STD-883 applications, contact your local ADI sales
office for the DAC8562/883 data sheet which specifies operation over the –55°C to +125°C temperature range.
1
VDD = +5V
0.75
LINEARITY ERROR — LSB
The DAC8562 is a complete, parallel input, 12-bit, voltage output DAC designed to operate from a single +5 volt supply. Built
using a CBCMOS process, these monolithic DACs offer the
user low cost, and ease-of-use in +5 volt only systems.
12-BIT
DAC
REF
APPLICATIONS
Digitally Controlled Calibration
Servo Controls
Process Control Equipment
PC Peripherals
GENERAL DESCRIPTION
VDD
REFOUT
TA = –55°C, +25°C, +125°C
0.5
–55°C
0.25
0
–0.25
–0.5
+25°C & +125°C
–0.75
–1
0
1024
2048
3072
DIGITAL INPUT CODE — Decimal
4096
Figure 1. Linearity Error vs. Digital Input Code Plot
REV. A
Information furnished by Analog Devices is believed to be accurate and
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
Tel: 617/329-4700
Fax: 617/326-8703
DAC8562–SPECIFICATIONS
ELECTRICAL CHARACTERISTICS
(@ VDD = +5.0 6 5%, RS = No Load, –408C ≤ TA ≤ +858C, unless otherwise noted)
Parameter
Symbol
Condition
Min
STATIC PERFORMANCE
Resolution
Relative Accuracy
N
INL
Differential Nonlinearity
Zero-Scale Error
Full-Scale Voltage
DNL
VZSE
VFS
12
–1/2
–1
–1
TCVFS
Note 2
E Grade
F Grade
No Missing Codes
Data = 000H
Data - FFFH3
E Grade
F Grade
Notes 3, 4
ANALOG OUTPUT
Output Current
Load Regulation at Half Scale
Capacitive Load
IOUT
LDREG
CL
Data = 800H
RL = 402 Ω to ∞, Data = 800H
No Oscillation4
REFERENCE OUTPUT
Output Voltage
Output Source Current
Line Rejection
Load Regulation
VREF
IREF
LNREJ
LDREG
LOGIC INPUTS
Logic Input Low Voltage
Logic Input High Voltage
Input Leakage Current
Input Capacitance
VIL
VIH
IIL
CIL
INTERFACE TIMING SPECIFICATIONS1, 4
Chip Enable Pulse Width
Data Setup
Data Hold
Clear Pulse Width
tCEW
tDS
tDH
tCLRW
Full-Scale Tempco
AC CHARACTERISTICS4
Voltage Output Settling Time6
Digital Feedthrough
SUPPLY CHARACTERISTICS
Positive Supply Current
Note 5
Typ
Max
Units
± 1/4
± 3/4
± 3/4
+1/2
+1/2
+1
+1
+3
Bits
LSB
LSB
LSB
LSB
4.087
4.079
4.095
4.095
± 16
4.103
4.111
±5
±7
1
500
2.484
5
2.500
7
0.8
2.4
10
10
Note 4
30
30
10
20
16
35
IDD
VIH = 2.4 V, VIL = 0.8 V
VIL = 0 V, VDD = +5 V
VIH = 2.4 V, VIL = 0.8 V
VIL = 0 V, VDD = +5V
∆VDD = ± 5%
3
0.6
15
3
0.002
Power Supply Sensitivity
PSS
mA
LSB
pF
V
mA
%/V
%/mA
V
V
µA
pF
ns
ns
ns
ns
To ± 1 LSB of Final Value
PDISS
2.516
0.08
0.1
IREF = 0 to 5 mA
tS
Power Dissipation
3
V
V
ppm/°C
µs
nV sec
6
1
30
5
0.004
mA
mA
mW
mW
%/%
NOTES
1
All input control signals are specified with t r = tf = 5 ns (10% to 90% of +5 V) and timed from a voltage level of 1.6 V.
2
1 LSB = 1 mV for 0 to +4.095 V output range.
3
Includes internal voltage reference error.
4
These parameters are guaranteed by design and not subject to production testing.
5
Very little sink current is available at the REFOUT pin. Use external buffer if setting up a virtual ground.
6
The settling time specification does not apply for negative going transitions within the last 6 LSBs of ground. Some devices exhibit double the typical settling time in
this 6 LSB region.
–2–
REV. A
DAC8562
(@ VDD = +5.0 V 6 5%, RL = No Load, TA = +258C, applies to part number DAC8562GBC only,
WAFER TEST LIMITS unless otherwise noted)
Parameter
Symbol
Condition
STATIC PERFORMANCE
Relative Accuracy
Differential Nonlinearity
Zero-Scale Error
Full-Scale Voltage
Reference Output Voltage
INL
DNL
VZSE
VFS
VREF
No Missing Codes
Data = 000H
Data = FFFH
LOGIC INPUTS
Logic Input Low Voltage
Logic Input High Voltage
Input Leakage Current
VIL
VIH
IIL
SUPPLY CHARACTERISTICS
Positive Supply Current
IDD
Power Dissipation
PDISS
Power Supply Sensitivity
PSS
Min
Typ
Max
Units
–1
–1
± 3/4
± 3/4
+1/2
4.095
2.500
+1
+1
+3
4.105
2.510
LSB
LSB
LSB
V
V
0.8
10
V
V
µA
6
1
30
5
0.004
mA
mA
mW
mW
%/%
4.085
2.490
2.4
VIH = 2.4 V, VIL = 0.8 V
VIL = 0 V, VDD = +5 V
VIH = 2.4 V, VIL = 0.8 V
VIL = 0 V, VDD = +5 V
∆VDD = ± 5%
3
0.6
15
3
0.002
NOTE
1
Electrical tests are performed at wafer probe to the limits shown. Due to variations in assembly methods and normal yield loss, yield after packaging is not guaranteed
for standard product dice. Consult factory to negotiate specifications based on dice lot qualifications through sample lot assembly and testing.
ABSOLUTE MAXIMUM RATINGS*
tCEW
1
VDD to DGND and AGND . . . . . . . . . . . . . . . . –0.3 V, +10 V
Logic Inputs to DGND . . . . . . . . . . . . . . . –0.3 V, VDD + 0.3 V
VOUT to AGND . . . . . . . . . . . . . . . . . . . . . –0.3 V, VDD + 0.3 V
VREFOUT to AGND . . . . . . . . . . . . . . . . . . –0.3 V, VDD + 0.3 V
AGND to DGND . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V, VDD
IOUT Short Circuit to GND . . . . . . . . . . . . . . . . . . . . . . 50 mA
Package Power Dissipation . . . . . . . . . . . . . . (TJ max – TA)/uJA
Thermal Resistance uJA
20-Pin Plastic DIP Package (P) . . . . . . . . . . . . . . . . 74°C/W
20-Lead SOIC Package (S) . . . . . . . . . . . . . . . . . . . 89°C/W
Maximum Junction Temperature (TJ max) . . . . . . . . . . 150°C
Operating Temperature Range . . . . . . . . . . . . . –40°C to +85°C
Storage Temperature Range . . . . . . . . . . . . . –65°C to +150°C
Lead Temperature (Soldering, 10 secs) . . . . . . . . . . . . +300°C
CE
0
tDS
tDH
1
DB11–0
DATA VALID
0
tCLRW
1
CLR
0
FS
±1 LSB
ERROR BAND
VOUT
ZS
tS
tS
Figure 2. Timing Diagram
Table I. Control Logic Truth Table
*Stresses above those listed under “Absolute Maximum Ratings” may cause
permanent damage to the device. This is a stress rating only and functional
operation of the device at these or any other conditions above those indicated in the
operational sections of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect device reliability.
CE
CLR
DAC Register Function
H
L
↑+
X
H
H
H
H
L
↑+
Latched
Transparent
Latched with New Data
Loaded with All Zeros
Latched All Zeros
↑ + Positive Logic Transition; X Don't Care.
CAUTION
ESD (electrostatic discharge) sensitive device. The digital control inputs are diode protected;
however, permanent damage may occur on unconnected devices subject to high energy electrostatic
fields. Unused devices must be stored in conductive foam or shunts. The protective foam should be
discharged to the destination socket before devices are inserted.
REV. A
–3–
WARNING!
ESD SENSITIVE DEVICE
DAC8562
Table II. Nominal Output Voltage vs. Input Code
PIN CONFIGURATIONS
20-Pin P-DIP
(N-20)
SOL-20
(R-20)
1
DB3
1
20 VDD
DB4
2
19
DB5
3
18 DB1
DAC-8562
DB6
4
17
DB0
TOP VIEW
(Not to Scale)
DB7
5
DAC-8562
16
CE
DB8
6
TOP VIEW
(Not to Scale)
15
CLR
DB9
7
14 REFOUT
DB2
DB10
8
13
VOUT
DB11
9
12
AGND
DGND
10
11
NC
Binary
Hex
Decimal
Output (V)
0000 0000 0000
0000 0000 0001
0000 0000 0010
0000 0000 1111
0000 0001 0000
0000 1111 1111
0001 0000 0000
0001 1111 1111
0010 0000 0000
0011 1111 1111
0100 0000 0000
0111 1111 1111
1000 0000 0000
1100 0000 0000
1111 1111 1111
000
001
002
00F
010
0FF
100
1FF
200
3FF
400
7FF
800
C00
FFF
0
1
2
15
16
255
256
511
512
1023
1024
2047
2048
3072
4095
0.000 Zero Scale
0.001
0.002
0.015
0.016
0.255
0.256
0.511
0.512
1.023
1.024
2.047
2.048 Half Scale
3.072
4.095 Full Scale
NC = NO CONNECT
PIN DESCRIPTIONS
ORDERING GUIDE
Model
INL
(LSB)
Temperature
Range
Package
Option
DAC8562EP
DAC8562FP
DAC8562FS
DAC8562GBC
± 1/2
±1
±1
±1
–40°C to +85°C
–40°C to +85°C
–40°C to +85°C
+25°C
N-20
N-20
R-20
Dice
Pin
Name
Description
20
VDD
1-9
17-19
16
15
DB0-DB11
8
12
DGND
AGND
13
VOUT
14
REFOUT
11
NC
Positive supply. Nominal value
+5 volts, ± 5%.
Twelve Binary Data Bit inputs. DB11
is the MSB and DB0 is the LSB.
Chip Enable. Active low input.
Active low digital input that clears the
DAC register to zero, setting the DAC
to minimum scale.
Digital ground for input logic.
Analog Ground. Ground reference for
the internal bandgap reference voltage,
the DAC, and the output buffer.
Voltage output from the DAC. Fixed
output voltage range of 0 V to 4.095 V
with 1 mV/LSB. An internal temperature stabilized reference maintains a
fixed full-scale voltage independent of
time, temperature and power supply
variations.
Nominal 2.5 V reference output voltage. This node must be buffered if required to drive external loads.
No Connection. Leave pin floating.
CE
CLR
DICE CHARACTERISTICS
VOUT
REFOUT
DGND
DB11
12
10
9
8
13
DB10
14
CLR
15
CE
16
DB0
17
DB1
AGND
7
DB9
6
DB8
5
DB7
4
DB6
3
18
19
20
1
2
DB2
VDD
DB3
DB4
DB5
SUBSTRATE IS COMMON WITH VDD.
TRANSISTOR COUNT: 524
DIE SIZE: 0.70 X 0.105 INCH; 7350 SQ MILS
–4–
REV. A
DAC8562
current is provided by a P channel pull-up device that can supply GND terminated loads, especially important at the –5%
supply tolerance value of 4.75 volts.
OPERATION
The DAC8562 is a complete ready to use 12-bit digital-toanalog converter. Only one +5 V power supply is necessary for
operation. It contains a voltage-switched, 12-bit, laser-trimmed
digital-to-analog converter, a curvature-corrected bandgap reference, a rail-to-rail output op amp, and a DAC register. The parallel data interface consists of 12 data bits, DB0–DB11, and a
active low CE strobe. In addition, an asynchronous CLR pin
will set all DAC register bits to zero causing the VOUT to become zero volts. This function is useful for power on reset or
system failure recovery to a known state.
VDD
P-CH
VOUT
N-CH
D/A CONVERTER SECTION
The internal DAC is a 12-bit voltage-mode device with an output that swings from AGND potential to the 2.5 volt internal
bandgap voltage. It uses a laser trimmed R-2R ladder which is
switched by N channel MOSFETs. The output voltage of the
DAC has a constant resistance independent of digital input
code. The DAC output (not available to the user) is internally
connected to the rail-to-rail output op amp.
AGND
Figure 4. Equivalent Analog Output Circuit
Figures 5 and 6 in the typical performance characteristics section provide information on output swing performance near
ground and full scale as a function of load. In addition to resistive load driving capability, the amplifier has also been carefully
designed and characterized for up to 500 pF capacitive load
driving capability.
AMPLIFIER SECTION
The internal DAC’s output is buffered by a low power consumption precision amplifier. This low power amplifier contains
a differential PNP pair input stage which provides low offset
voltage and low noise, as well as the ability to amplify the zeroscale DAC output voltages. The rail-to-rail amplifier is configured in a gain of 1.6384 (= 4.095 V/2.5 V) in order to set the
4.095 volt full-scale output (1 mV/LSB). See Figure 3 for an
equivalent circuit schematic of the analog section.
REFOUT
2.5V
VOLTAGE SWITCHED 12-BIT
R-2R D/A CONVERTER
BANDGAP
REFERENCE
REFERENCE SECTION
The internal 2.5 V curvature-corrected bandgap voltage reference is laser trimmed for both initial accuracy and low temperature coefficient. The voltage generated by the reference is
available at the REFOUT pin. Since REFOUT is not intended
to drive external loads, it must be buffered–refer to the applications section for more information. The equivalent emitter follower output circuit of the REFOUT pin is shown in Figure 3.
Bypassing the REFOUT pin is not required for proper operation. Figure 7 shows broadband noise performance.
RAIL-TO-RAIL
OUTPUT
AMPLIFIER
2R
POWER SUPPLY
R
The very low power consumption of the DAC8562 is a direct
result of a circuit design optimizing use of the CBCMOS process. By using the low power characteristics of the CMOS for
the logic, and the low noise, tight matching of the complementary bipolar transistors, good analog accuracy is achieved.
VOUT
BUFFER
R2
2R
R1
R
2R
SPDT
N ch FET
SWITCHES
AV = 4.096/2.5
= 1.636V/V
For power-consumption sensitive applications it is important to
note that the internal power consumption of the DAC8562 is
strongly dependent on the actual logic-input voltage-levels
present on the DB0–DB11, CE and CLR pins. Since these inputs are standard CMOS logic structures, they contribute static
power dissipation dependent on the actual driving logic VOH and
VOL voltage levels. The graph in Figure 9 shows the effect on total DAC8562 supply current as a function of the actual value of
input logic voltage. Consequently for optimum dissipation use
of CMOS logic versus TTL provides minimal dissipation in the
static state. A VINL = 0 V on the DB0–DB11 pins provides the
lowest standby dissipation of 600 µA with a +5 V power supply.
2R
2R
Figure 3. Equivalent DAC8562 Schematic of
Analog Portion
The op amp has a 16 µs typical settling time to 0.01%. There
are slight differences in settling time for negative slewing signals
versus positive. See the oscilloscope photos in the Typical Performances section of this data sheet.
OUTPUT SECTION
The rail-to-rail output stage of this amplifier has been designed
to provide precision performance while operating near either
power supply. Figure 4 shows an equivalent output schematic of
the rail-to-rail amplifier with its N channel pull down FETs that
will pull an output load directly to GND. The output sourcing
REV. A
–5–
DAC8562
As with any analog system, it is recommended that the
DAC8562 power supply be bypassed on the same PC card that
contains the chip. Figure 10 shows the power supply rejection
versus frequency performance. This should be taken into account when using higher frequency switched-mode power supplies with ripple frequencies of 100 kHz and higher.
TIMING AND CONTROL
The DAC8562 has a 12-bit DAC register that simplifies interface to a 12-bit (or wider) data bus. The latch is controlled by
the Chip Enable (CE) input. If the application does not involve
a data bus, wiring CE low allows direct operation of the DAC.
The data latch is level triggered and acquires data from the data
bus during the time period when CE is low. When CE goes
high, the data is latched into the register and held until CE returns low. The minimum time required for the data to be
present on the bus before CE returns high is called the data
setup time (tDS) as seen in Figure 2. The data hold time (tDH) is
the amount of time that the data has to remain on the bus after
CE goes high. The high speed timing offered by the DAC8562
provides for direct interface with no wait states in all but the
fastest microprocessors.
One advantage of the rail-to-rail output amplifier used in the
DAC8562 is the wide range of usable supply voltage. The part is
fully specified and tested over temperature for operation from
+4.75 V to +5.25 V. If reduced linearity and source current capability near full scale can be tolerated, operation of the
DAC8562 is possible down to +4.3 volts. The minimum operating supply voltage versus load current plot, in Figure 11, provides information for operation below VDD = +4.75 V.
Typical Performance Characteristics
5
100
RL
R
TIED TO
TO AGND
AGND
L TIED
DATA
D = FFFH
= FFFH
3
2
1
RL TIED TO +5V
DATA = 000H
0
10
100
1k
10k
LOAD RESISTANCE – Ω
100k
TA = +85°C
TA = +25°C
0.1
0.01
1
10
100
OUTPUT SINK CURRENT – µA
10
0%
TA = 25°C
NBW = 630kHz
DATA = 800H
RL TIED TO +2V
0
–20
–40
–60
–100
1000
Figure 6. Pull-Down Voltage vs.
Output Sink Current Capability
NEG
CURRENT
LIMIT
1
2
3
OUTPUT VOLTAGE – Volts
Figure 7. IOUT vs. VOUT
5
100
90
20
–80
100
1ms
50mV
40
TA = –40°C
POWER SUPPLY REJECTION – dB
OUTPUT NOISE VOLTAGE – 500µV/DIV
Figure 5. Output Swing vs. Load
10
1
POS0
CURRENT0
LIMIT0
60
OUTPUT CURRENT – mA
OUTPUT PULLDOWN VOLTAGE – mV
4
80
VDD = +5V
DATA = 000H
SUPPLY CURRENT – mA
OUTPUT VOLTAGE – Volts
VDD = +5V
TA = +25°C
VDD = +5V
4
TA = +25°C
3
2
1
VDD = +5V ±200mV AC
TA = +25°C
DATA = FFFH
80
60
40
20
TIME = 1ms/DIV
0
Figure 8. Broadband Noise
0
1
2
3
4
LOGIC VOLTAGE VALUE – Volts
5
Figure 9. Supply Current vs. Logic
Input Voltage
–6–
0
10
100
1k
10k
FREQUENCY – Hz
100k
Figure 10. Power Supply Rejection
vs. Frequency
REV. A
DAC8562
5.0
0
5
100
0
OUTPUT
DATA = 204810 TO 204710
2.048
PROPER OPERATION
WHEN VDD SUPPLY
VOLTAGE ABOVE
CURVE
4.4
90
VDD = +5V
4
4.6
VOUT – Volts
VDD MIN – Volts
CE
∆VFS ≤ 1 LSB
DATA = FFFH
TA = +25°C
4.8
5V
INPUT
5
4.2
2.038
TA = +25°C
3
2
1
10
0%
2.028
0
20µs
1V
2.018
TIME = 20µs/DIV
4.0
0.01
0.04 0.1
1.0
0.4
4.0
OUTPUT LOAD CURRENT – mA
TIME – 200ns/DIV
10
Figure 11. Minimum Supply
Voltage vs. Load
Figure 12. Midscale Transition
Performance
Figure 13. Large Signal Settling
Time
16µs
5
0
OUTPUT VOLTAGE
1mV/DIV
0
VDD = +5V
TA = +25°C
VDD = +5V
1.5
LINEARITY ERROR – LSB
DATA
5
OUTPUT VOLTAGE
1mV/DIV
DATA
2.0
VDD = +5V
TA = +25°C
16µs
TA = –40°C, 25°C, +85°C
1.0
–40°C
0.5
0.0
–0.5
+25°C & +85°C
–1.0
–1.5
–2.0
TIME – 10µs/DIV
TIME – 10µs/DIV
0
512 1024 1536 2048 2560 3072 3584 4096
DIGITAL INPUT CODE – Decimal
Figure 14. Output Voltage Rise
Time Detail
30
20
10
0
–8 –6 –4 –2 0 2 4 6 8 10 12 14 16
TOTAL UNADJUSTED ERROR – LSB
Figure 17. Total Unadjusted
Error Histogram
REV. A
4.115
3
VDD = +5V
NO LOAD
SS = 300 PCS
DATA = 000H
NO LOAD
VDD = +5.0V
2
ZERO-SCALE – mV
NUMBER OF UNITS
40
4.125
TUE = Σ INL+ZS+FS
SS = 300 UNITS
TA = +25°C
FULL-SCALE OUTPUT –Volts
50
Figure 16. Linearity Error vs.
Digital Code
Figure 15. Output Voltage Fall
Time Detail
AVG +1σ
4.105
AVG
4.095
AVG –1σ
1
0
4.085
4.075
–50
–25
0
25
50
75
100
TEMPERATURE – °C
Figure 18. Full-Scale Voltage
vs. Temperature
–7–
125
–1
–50
–25
0
25
50
75
TEMPERATURE – °C
100
125
Figure 19. Zero-Scale Voltage vs.
Temperature
DAC8562
DAC8562–Typical
Performance Characteristics
8
5
VDD = +5V
TA = 25°C
DATA = FFFH
1
0.1
VDD = +5V
DATA = FFF
4
READINGS NORMALIZED
TO ZERO HOUR TIME POINT
2
1
0
RANGE
–1
AVG
–2
–3
1k
10k
100
FREQUENCY – Hz
VDD = +5.0V
4
VDD = +5.25V
3
2
135 UNITS TESTED
200
400
600
800
1000
HOURS OF OPERATION AT +125°C
0
Figure 20. Output Voltage Noise
Density vs. Frequency
5
VDD = +4.75V
0
–50
–5
100k
6
1
–4
0.01
10
VDATA = +2.4V
NO LOAD
7
H
3
SUPPLY CURRENT – mA
OUTPUT VOLTAGE CHANGE – mV
OUTPUT NOISE DENSITY – µV/ Hz
10
1200
Figure 21. Long-Term Drift
Accelerated by Burn-In
–25
0
25
50
75
TEMPERATURE – °C
100
125
Figure 22. Supply Current vs.
Temperature
10
A4 0.040 V
100
90
13.82 µs
1
8
AVG +1σ
CE = HIGH
100
0
6
90
TA = +25°C
RL = ∞
VDD
VOUT
5mV/DIV
0V
VREF
0V
DLY
VREF OUT ERROR –mV
DATA
2V
10
10
0%
0%
5mV
5V
1µs
2V
Bw
L
X
2
0
AVG –1σ
–2
–4
–6
5µs
–8
TIME = 20µs/DIV
TIME = 1µs/DIV
4
VDD = +5V
SAMPLE SIZE = 300
–10
–50
–25
0
25
50
75
100
125
TEMPERATURE – °C
Figure 23. Reference Startup vs.
Time
Figure 24. Digital Feedthrough vs.
Time
0.004
0.003
0.10
REF LINE REGULATION – %/Volt
REF LOAD REGULATION – %/mA
0.005
AVG + 3 σ
AVG
AVG – 3σ
0.002
0.001
0.000
–50
Figure 25. Reference Error vs.
Temperature
VDD = +5V
∆ IL = 5mA
SAMPLE SIZE = 302 PCS
–25
25
50
75
0
TEMPERATURE – °C
100
0.06
AVG + 3 σ
AVG
0.04
AVG – 3 σ
0.02
0.00
–50
125
VDD = +4.75 TO +5.25V
SAMPLE SIZE = 302 PCS
0.08
–25
0
25
50
75
100
125
TEMPERATURE – °C
Figure 26. Reference Load
Regulation vs. Temperature
Figure 27. Reference Line
Regulation vs. Temperature
–8–
REV. A
DAC8562
APPLICATIONS SECTION
Power Supplies, Bypassing, and Grounding
The DAC8562 includes two ground connections in order to
minimize system accuracy degradation arising from grounding
errors. The two ground pins are designated DGND (Pin 10)
and AGND (Pin 12). The DGND pin is the return for the digital circuit sections of the DAC and serves as their input threshold reference point. Thus DGND should be connected to the
same ground as the circuitry that drives the digital inputs.
All precision converter products require careful application of
good grounding practices to maintain full-rated performance.
Because the DAC8562 has been designed for +5 V applications,
it is ideal for those applications under microprocessor or microcomputer control. In these applications, digital noise is prevalent; therefore, special care must be taken to assure that its
inherent precision is maintained. This means that particularly
good engineering judgment should be exercised when addressing the power supply, grounding, and bypassing issues using the
DAC8562.
Pin 12, AGND, serves as the supply rail for the internal voltage
reference and the output amplifier. This pin should also serve as
the reference point for all analog circuitry associated with the
DAC8562. Therefore, to minimize any errors, it is recommended that the AGND connection of the DAC8562 be connected to a high quality analog ground. If the system contains
any analog signal path carrying a significant amount of current,
then that path should have its own return connection to Pin 12.
The power supply used for the DAC8562 should be well filtered
and regulated. The device has been completely characterized for
a +5 V supply with a tolerance of ± 5%. Since a +5 V logic supply is almost universally available, it is not recommended to
connect the DAC directly to an unfiltered logic supply without
careful filtering. Because it is convenient, a designer might be
inclined to tap a logic circuit s supply for the DAC’s supply.
Unfortunately, this is not wise because fast logic with nanosecond transition edges induces high current pulses. The high transient current pulses can generate glitches hundreds of millivolts
in amplitude due to wiring resistances and inductances. This
high frequency noise will corrupt the analog circuits internal to
the DAC and cause errors. Even though their spike noise is
lower in amplitude, directly tapping the output of a +5 V system
supplies can cause errors because these supplies are of the
switching regulator type that can and do generate a great deal of
high frequency noise. Therefore, the DAC and any associated
analog circuitry should be powered directly from the system
power supply outputs using appropriate filtering. Figure 28
illustrates how a clean, analog-grade supply can be generated
from a +5 V logic supply using a differential LC filter with separate power supply and return lines. With the values shown, this
filter can easily handle 100 mA of load current without saturating the ferrite cores. Higher current capacity can be achieved
with larger ferrite cores. For lowest noise, all electrolytic capacitors should be low ESR (Equivalent Series Resistance) type.
FERRITE BEADS:
2 TURNS, FAIR-RITE
#2677006301
TTL/CMOS
LOGIC
CIRCUITS
100µF
ELECT.
It is often advisable to maintain separate analog and digital
grounds throughout a complete system, tying them common to
one place only. If the common tie point is remote and an accidental disconnection of that one common tie point were to
occur due to card removal with power on, a large differential
voltage between the two commons could develop. To protect
devices that interface to both digital and analog parts of the system, such as the DAC8562, it is recommended that the common ground tie points be provided at each such device. If only
one system ground can be connected directly to the DAC8562,
it recommended that the analog common be used. If the
system’s AGND has suitably low impedance, then the digital
signal currents flowing in it should not seriously affect the
ground noise. The amount of digital noise introduced by connecting the two grounds together at the device will not adversely
affect system performance due to loss of digital noise immunity.
Generous bypassing of the DAC’s supply goes a long way in reducing supply line-induced errors. Local supply bypassing consisting of a 10 µF tantalum electrolytic in parallel with a 0.1 µF
ceramic is recommended. The decoupling capacitors should be
connected between the DAC’s supply pin (Pin 20) and the analog ground (Pin 12). Figure 29 shows how the DGND, AGND,
and bypass connections should be made to the DAC8562.
+5V
+5V
10-22µF
TANT.
20
VDD
0.1µF
CER.
10µF
DATA
DAC-8562
+5V
RETURN
+5V
POWER SUPPLY
CE
16
CLR
15
13
AGND 12
0.1µF
VOUT
TO OTHER
ANALOG CIRCUITS
DGND
10
Figure 28. Properly Filtering a +5 V Logic Supply
Can Yield a High Quality Analog Supply
TO POWER GROUND
Figure 29. Recommended Grounding and Bypassing
Scheme for the DAC-8562
REV. A
–9–
DAC8562
+12V OR +15V
0.1µF
Unipolar Output Operation
This is the basic mode of operation for the DAC8562. As shown
in Figure 30, the DAC8562 has been designed to drive loads as
low as 820 Ω in parallel with 500 pF. The code table for this operation is shown in Table III.
2
REF-02
6
0.1µF
4
+5V
10µF
1
0.1µF
DATA
DAC-8562
20
VDD
DATA
16
CLR
15
16
CLR
15
13
DGND
10
0V ≤ VOUT ≤ 4.095V
DAC-8562
CE
CE
VOUT
AGND
12
13
820 Ω
DGND
10
500pF
AGND
12
Figure 31. Operating the DAC8562 on +12 V or +15 V
Supplies Using a REF02 Voltage Reference
Measuring Offset Error
One of the most commonly specified endpoint errors associated
with real-world nonideal DACs is offset error.
Figure 30. Unipolar Output Operation
In most DAC testing, the offset error is measured by applying
the zero-scale code and measuring the output deviation from
0 volt. There are some DACs where offset errors may be present
but not observable at the zero scale because of other circuit limitations (for example, zero coinciding with single supply ground).
In these DACs, nonzero output at zero code cannot be read as
the offset error. In the DAC8562, for example, the zero-scale error is specified to be +3 LSBs. Since zero scale coincides with
zero volt, it is not possible to measure negative offset error.
Table III. Unipolar Code Table
Hexadecimal Number
in DAC Register
Decimal Number
in DAC Register
Analog Output
Voltage (V)
FFF
801
800
7FF
000
4095
2049
2048
2047
0
+4.095
+2.049
+2.048
+2.047
0
Operating the DAC8562 on +12 V or +15 V Supplies Only
Although the DAC8562 has been specified to operate on a
single, +5 V supply, a single +5 V supply may not be available in
many applications. Since the DAC8562 consumes no more than
6 mA, maximum, then an integrated voltage reference, such as
the REF02, can be used as the DAC8562 +5 V supply. The
configuration of the circuit is shown in Figure 31. Notice that
the reference’s output voltage requires no trimming because of
the REF02’s excellent load regulation and tight initial output
voltage tolerance. Although the maximum supply current of the
DAC8562 is 6 mA, local bypassing of the REF02’s output with
at least 0. 1 µF at the DAC’s voltage supply pin is recommended
to prevent the DAC’s internal digital circuits from affecting the
DAC’s internal voltage reference.
By adding a pull-down resistor from the output of the
DAC8562 to a negative supply as shown in Figure 32, offset errors can now be read at zero code. This configuration forces the
output P-channel MOSFET to source current to the negative
supply thereby allowing the designer to determine in which direction the offset error appears. The value of the resistor should
be such that, at zero code, current through the resistor is 200 µA
maximum.
+5V
0.1µF
20
VDD
DATA
DAC-8562
CE
VOUT
13
16
200µA MAX
CLR
15
DGND
10
AGND
12
V–
Figure 32. Measuring Zero-Scale or Offset Error
–10–
REV. A
DAC8562
+5V
0.1µF
20
+5V
P2
500 Ω
R1
10kΩ
VDD
DATA
VOUT 13
8
2
16
A1
R3
247k Ω
R2
12.7k
DAC-8562
CE
FULL SCALE
ADJUST
R4
23.7k Ω
10µF
3
1
–5V ≤ VO ≤ +5V
4
REFOUT 14
CLR
15
DGND
10
AGND
12
R6
10k Ω
–2.5V
–5V
P1
10k Ω
ZERO SCALE
ADJUST
R5
10k Ω
6
A2
A1, A2 = 1/2 OP-295
7
5
Figure 33. Bipolar Output Operation
 R4  
R2 
VO = 1 mV × Digital Code × 
 × 1 +

 R3 + R4  
R1 
Bipolar Output Operation
Although the DAC8562 has been designed for single supply operation, bipolar operation is achievable using the circuit illustrated in Figure 33. The circuit uses a single supply, rail-to-rail
OP295 op amp and the DAC’s internal +2.5 V reference to generate the –2.5 V reference required to level-shift the DAC output voltage. The circuit has been configured to provide an
output voltage in the range –5 V ≤ VOUT ≤ +5 V and is coded in
complementary offset binary. Although each DAC LSB corresponds to 1 mV, each output LSB has been scaled to 2.44 mV.
Table IV provides the relationship between the digital codes and
output voltage.
The transfer function of the circuit is given by:
 R4 
 R4 
VO = −1 mV × Digital Code × 
 + 2.5 × 

R1

 R2 

 R2 
– REFOUT × 

 R1 
For the ± 2 5 V output range and the circuit values shown in the
table, the transfer equation becomes:
VO = 1.22 mV × Digital Code – 2.5 V
Similarly, for the ± 5 V output range, the transfer equation becomes:
VO = 2.44 mV × Digital Code – 5 V
Note that, for ± 5 V output voltage operation, R5 is required as a
pull-down for REFOUT. Or, REFOUT can be buffered by an
op amp configured as a follower that can source and sink current.
and, for the circuit values shown, becomes:
VO = –2.44 mV × Digital Code + 5 V
Table IV. Bipolar Code Table
+5V
0.1µF
Hexadecimal Number
in DAC Register
Decimal Number
in DAC Register
Analog Output
Voltage (V)
FFF
801
800
7FF
000
4095
2049
2048
2047
0
–4 9976
–2.44E–3
0
+2.44E–3
+5
R2
20
VDD
For applications that do not require high accuracy, the circuit illustrated in Figure 34 can also be used to generate a bipolar
output voltage. In this circuit, only one op amp is used and no
potentiometers are used for offset and gain trim The output
voltage is coded in offset binary and is given by:
–11–
CE
16
CLR
15
+5V
R5
4.99k Ω
DAC-8562
To maintain monotonicity and accuracy, R1, R2, R4, R5, and
R6 should be selected to match within 0.01% and must all be of
the same (preferably metal foil) type to assure temperature coefficient matching. Mismatching between R1 and R2 causes offset
and gain errors while an R4 to R1 and R2 mismatch yields gain
errors.
REV. A
R1
REFOUT 14
DATA
8
2
A1
3
R3
1
VO
4
VOUT 13
DGND
10
AGND
R4
12
–5V
A1 = 1/2 OP-295
VOUT
RANGE
±2.5V
±5V
R1
10k
10k
R2
10k
20k
R3
10k
10k
R4
15.4k + 274
43.2k + 499
Figure 34. Bipolar Output Operation Without
Trim Version 1
DAC8562
Alternatively, the output voltage can be coded in complementary
offset binary using the circuit in Figure 35. This configuration
eliminates the need for a pull-down resistor or an op amp for
REFOUT The transfer equation of the circuit is given by:
 R2 
VO = –1 mV × Digital Code × 
 + REFOUT
 R1 
audio mixing consoles, music synthesizers, and other audio processors, VCAs, such as the SSM2018, adjust audio channel gain and
attenuation from front panel potentiometers. The VCA provides a
clean gain transition control of the audio level when the slew rate of
the analog input control voltage, VC, is properly chosen. The circuit in Figure 37 illustrates a volume control application using the
DAC8562 to control the attenuation of the SSM2018.
 R4  
R2 
×
 × 1 +

 R3 + R4  
R1 
+15V
10M Ω
P1
100kΩ
OFFSET
TRIM
and, for the values shown, becomes:
P2
500kΩ
SYMMETRY
TRIM
470k Ω
10pF
–15V
VO = −2.44 mV × Digital Code + 5 V
18kΩ
VOUT
R2
R1
+15V
VOUT
0.1µF
DAC-8562
VO
VIN
REFOUT
R1 = R3 = 10kΩ
R4
+15V
16
2
15
3
14
4
13
SSM-2018
5
18kΩ
R3
1
0.1µF
30k Ω
12
6
11
7
10
8
9
+15V
–15V
0.1µF
47pF
VO
RANGE
±5V
R2
23.7k + 715
2
R4
13.7k + 169 Ω
REF-02
Figure 35 Bipolar Output Operation Without
Trim Version 2
4
Generating a Negative Supply Voltage
Some applications may require bipolar output configuration, but
only have a single power supply rail available. This is very common in data acquisition systems using microprocessor-based systems. In these systems, only +12 V, +15 V, and/or +5 V are
available. Shown in Figure 36 is a method of generating a negative supply voltage using one CD4049, a CMOS hex inverter,
operating on +12 V or +15 V. The circuit is essentially a charge
pump where two of the six are used as an oscillator. For the values shown, the frequency of oscillation is approximately 3.5 kHz
and is fairly insensitive to supply voltage because R1 > 2 3 R2.
The remaining four inverters are wired in parallel for higher output current. The square-wave output is level translated by C2 to
a negative-going signal, rectified using a pair of 1N4001s, and
then filtered by C3. With the values shown, the charge pump
will provide an output voltage of –5 V for current loading in the
range 0.5 mA ≤ IOUT ≤ 10 mA with a +15 V supply and
0.5 mA ≤ IOUT ≤ 7 mA with a +12 V supply.
7
6
9
10
11
12
14
15
INVERTERS = CD4049
3
2
R1
510k Ω
5
4
C2
47µF
D2
1N4001
D1
1N4001
1N5231
5.1V
ZENER
C1
0.02µF
Figure 36. Generating a –5 V Supply When
Only +12 V or +15 V Are Available
Audio Volume Control
The DAC8562 is well suited to control digitally the gain or
attenuation of a voltage controlled amplifiers. In professional
20
CE
16
CLR
15
DATA
R6
825 Ω
DAC-8562
DGND
10
0V ≤ VC ≤ +2.24V
R7
1kΩ*
AGND
12
CCON
1µF
* – PRECISION RESISTOR PT146
1kΩ COMPENSATOR
Figure 37. Audio Volume Control
Since the supply voltage available in these systems is typically
± 15 V or ± 18 V, a REF02 is used to supply the +5 V required
to power the DAC. No trimming of the reference is required because of the reference’s tight initial tolerance and low supply
current consumption of the DAC8562. The SSM2018 is configured as a unity-gain buffer when its control voltage equals
0 volt. This corresponds to a 000H code from the DAC8562.
Since the SSM2018 exhibits a gain constant of –28 mV/dB
(typical), the DAC’s full-scale output voltage has to be scaled
down by R6 and R7 to provide 80 dB of attenuation when the
digital code equals FFFH. Therefore, every DAC LSB corresponds to 0.02 dB of attenuation. Table V illustrates the attenuation versus digital code of the volume control circuit.
R3
470 Ω
C3
47µF
0.1µF
13
Table V. SSM2018 VCA Attenuation vs.
DAC8562 Input Code
–5V
R2
5.1k Ω
+5V
6
Hexadecimal Number
in DAC Register
Control Voltage
(V)
VCA Attenuation
(dB)
000
400
800
C00
FFF
0
+0.56
+1.12
+1.68
+2.24
0
20
40
60
80
–12–
REV. A
DAC8562
To compensate for the SSM2018’s gain constant temperature
coefficient of –3300 ppm/°C, a 1 kΩ, temperature-sensitive
resistor (R7) manufactured by the Precision Resistor Company with a temperature coefficient of +3500 ppm/°C is used.
A CCON of 1 µF provides a control transition time of 1 ms which
yields a click-free change in the audio channel attenuation. Symmetry and offset trimming details of the VCA can be found in
the SSM2018 data sheet.
lower limits for the test are loaded into each DAC individually
by controlling HDAC/LDAC. If a signal at the test input is not
within the programmed limits, the output will indicate a logic
zero which will turn the red LED on.
R2
5kΩ
7
17
Information regarding the PT146 1 kΩ “Compensator” can be
obtained by contacting:
0.1µF
6
18
Precision Resistor Company, Incorporated
10601 75th Street North
Largo, FL 34647
(813) 541-5771
RCS
100Ω
12
R1
100k
AMP-05
10
0mA ≤ IOUT ≤ 10mA
2.4µA/ LSB
8
9
1
11
5
2
A High-Compliance, Digitally Controlled Precision Current
Source
4
The circuit in Figure 38 shows the DAC8562 controlling a
high-compliance, precision current source using an AMP05 instrumentation amplifier. The AMP05’s reference pin becomes
the input, and the “old” inputs now monitor the voltage across a
precision current sense resistor, RCS. Voltage gain is set to unity,
so the transfer function is given by the following equation:
IOUT =
+15V
P1
100kΩ
0.1µF
–15V
+15V
VIN
RCS
0.1µF
2
REF-02
If RCS equals 100 Ω, the output current is limited to +10 mA
with a 1 V input. Therefore, each DAC LSB corresponds to
2.4 µA. If a bipolar output current is required, then the circuit
in Figure 33 can be modified to drive the AMP05’s reference
pin with a ± 1 V input signal.
0.1µF
6
4
20
CE
16
CLR
15
R3
3k
DAC-8562
13
Potentiometer P1 trims the output current to zero with the input at 0 V. Fine gain adjustment can be accomplished by adjusting R1 or R2.
DATA
DGND
AGND
10
12
R4
1k
A Digitally Programmable Window Detector
A digitally programmable, upper/lower limit detector using two
DAC8562s is shown in Figure 39. The required upper and
+5V
+5V
1k Ω
0.1µF
Figure 38. A High-Compliance, Digitally Controlled
Precision Current Source
VIN
+5V
20
+5V
16
15
R1
604Ω
R2
604Ω
RED LED
T1
GREEN LED
T1
0.1µF
DAC-8562
13
3
DGND AGND
12
10
2
+5V
5
1/6
74HC05
C1
2
C2
1
PASS/FAIL
4
1
+5V
0.1µF
7
6
20
HDAC/LDAC
16
CLR
15
DATA
12
DAC-8562
3
4
1/6
74HC05
13
DGND AGND
10
C1, C2 = 1/4 CMP-404
12
Figure 39. A Digitally Programmable Window Detector
REV. A
–13–
DAC8562
Decoding Multiple DAC8562s
when PC1 is cleared. The DAC’s CLR input, controlled by the
M68HC11’s PC2 output line, provides an asynchronous clear
function that sets the DAC’s output to zero. Included in this section is the source code for operating the DAC-8562–M68HC11
interface.
The CE function of the DAC8562 can be used in applications
to decode a number of DACs. In this application, all DACs receive the same input data; however, only one of the DACs’ CE
input is asserted to transfer its parallel input register contents
into the DAC. In this circuit, shown in Figure 40, the CE timing is generated by a 74HC139 decoder and should follow the
DAC8562’s standard timing requirements. To prevent timing
errors, the 74HC139 should not be activated by its ENABLE
input while the coded address inputs are changing. A simple
timing circuit, R1 and C1, connected to the DACs’ CLR pins
resets all DAC outputs to zero during power-up.
+5V
C1
0.1µF
R1
1k Ω
VOUT1
15
13
16
MICROPROCESSOR INTERFACING
DAC-8562–MC68HC11 INTERFACE
DATA
The circuit illustrated in Figure 41 shows a parallel interface between the DAC8562 and a popular 8-bit microcontroller, the
M68HC11, which is configured in a single-chip operating
mode. The interface circuit consists of a pair of 74ACT11373
transparent latches and an inverter. The data is loaded into the
latches in two 8-bit bytes; the first byte contains the four most
significant bits, and the lower 8 bits are in the second byte. Data
is taken from the microcontroller’s port B output lines, and
three interface control lines, CLR, CE, and MSB/LSB, are controlled by the M68HC11's PC2, PC1, and PC0 output lines, respectively. To transfer data into the DAC, PC0 is set, enabling
U1’s outputs. The first data byte is loaded into U1 where the
four least significant bits of the byte are connected to
MSB–DB8. PC0 is then cleared; this latches U1’s inputs and
enables U2’s outputs. U2s outputs now become DB7–DB0.
The DAC output is updated with the contents of U1 and U2
DAC-8562
#1
+5V
VOUT2
15
13
74HC139
0.1µF
ENABLE
16
1
2
CODED
ADDRESS
3
15
+5V
1Y0
VCC
1G
1Y1
1A
1Y2
1B
1Y3
2G
2Y0
1k Ω 14
2Y1
2A
13
8
2B
2Y2
GND
2Y3
16
4
5
DAC-8562
#2
6
12
11
10
9
VOUT3
15
7
13
16
NC
DAC-8562
#3
NC
NC
VOUT4
15
13
NC
16
DAC-8562
#4
Figure 40. Decoding Multiple DAC8562s Using the CE Pin
74ACT11373
*M6BHC11
PC2
13
23
CLR
22
PC1
PC0
CE
74HC04
MSB/ LSB 1
2
21
20
1
16
C
1D
1Q
2D
2Q
3D
3Q
4D
4Q
5D
U1
NC
2
3
4
9
10
6D
6Q
7D
7Q
8D
8Q
15
14
5Q
1
24
PB6
PB5
PB4
PB3
PB2
PB1
PB0
22
21
20
1
16
15
14
24
*DAC-8562
NC
PC2
15
16
PC1
9
12
8
7
OC
6
74ACT11373
5
CLR
CE
MSB
DB10
DB9
DB8
DB7
4
C
23
NC
11
13
PB7
NC
1D
1Q
2D
2Q
3D
3Q
4D
5D
4Q
U2
5Q
6D
6Q
7D
7Q
8D
8Q
1
3
2
2
3
1
4
19
9
18
10
17
DB6
U3
VOUT
13
DB5
DB4
DB3
DB2
DB1
LSB
11
12
OC
*ADDITIONAL PINS OMITTED FOR CLARITY
Figure 41. DAC8562 to MC68HC11 Interface
–14–
REV. A
DAC8562
DAC8562 – M68HC11 Interface Program Source Code
DAC8562–M68HC11 Interface Program Source Code (Continued)
*
* DAC8562 to M68HC11 Interface Assembly Program
* Adolfo A. Garcia
* September 14, 1992
*
* M68HC11 Register definitions
*
PORTB
EQU
$1004
PORTC
EQU
$1003
Port C control register
*
“0,0,0,0;0,CLR/,CE/,MSB-LSB/”
DDRC
EQU
$1007
Port C data direction
*
* RAM variables:
MSBS are encoded from 0 (Hex) to F (Hex)
*
LSBS are encoded from 00 (Hex) to F (Hex)
*
DAC requires two 8-bit loads
*
MSBS
EQU
$00
Hi-byte: “0,0,0,0;MSB,DB10,DB9,DB8”
LSBS
EQU
$01
Lo-byte: “DB7,DB6,DB5,DB4;DB3,DB2,
DB1,DB0”
*
* Main Program
*
ORG
$C000
Start of user’s RAM in EVB
INIT
LDS
#$CFFF
Top of C page RAM
*
* Initialize Port C Outputs
*
LDAA #$07
0,0,0,0;0,1,1,1
STAA DDRC
CLR/,CE/, and MSB-LSB/ are now enabled
as outputs
LDAA #$06
0,0.0,0;0,1,1,0
*
CLR/-Hi, CE/-Hi, MSB-LSB/-Lo
STAA PORTC
Initialize Port C Outputs
*
* Call update subroutine
*
BSR
UPDATE
Xfer 2 8-bit words to DAC8562
JMP
$E000
Restart BUFFALO
*
* Subroutine UPDATE
*
UPDATE PSHX
Save registers X, Y, and A
PSHY
PSHA
*
* Enter contents of the Hi-byte input register
*
LDAA #$0A
0,0,0,0;1,0,1,0
STAA MSBS
MSBS are set to 0A (Hex)
*
* Enter Contents of’ Lo-byte input register
*
LDAA #$AA
1,0,1,0;1,0,1,0
STAA LSBS
LSBS are set to AA (Hex)
*
LDX
#MSBS
Stack pointer at 1st byte to send via Port B
LDY
#$1000
Stack pointer at on-chip registers
*
* Clear DAC output to zero
*
BCLR PORTC,Y $04 Assert CLR/
BSET PORTC,Y $04 De-assert CLR/
*
* Loading input buffer latches
*
BSET PORTC,Y $01 Set hi-byte register load
TFRLP
LDAA 0,X
Get a byte to transfer via Port B
STAA PORTB
Write data to input register
INX
Increment counter to next byte for transfer
CPX
#LSBS+1
Are we done yet ?
BEQ
DUMP
If yes, update DAC output
BCLR PORTC,Y $01 Latch hi-byte register and set lo-byte register
load
BRA
TFRLP
*
* Update DAC output with contents of input registers
*
DUMP
BCLR PORTC,Y $02 Assert CE/
BSET PORTC,Y $02 Latch DAC register
*
PULA
When done, restore registers X, Y & A
PULY
PULX
RTS
** Return to Main Program **
REV. A
–15–
DAC8562
OUTLINE DIMENSIONS
Dimensions shown in inches and (mm).
20
20-Pin Cerdip (R-Suffix)
20
11
0.255 (6.477)
0.245 (6.223)
PIN 1
0.28 (7.11)
0.24 (6.1)
10
1
1.07 (27.18) MAX
0.065 (1.66)
0.045 (1.15)
0.18 (4.57)
0.125 (3.18)
0.20 (5.0)
0.14 (3.56)
0.125
(3.175)
MIN
0.11 (2.79)
0.09 (2.28)
0.32 (8.128)
0.29 (7.366)
0.97 (24.64)
0.935 (23.75)
0.135 (3.429)
0.125 (3.17)
0.021 (0.533)
0.015 (0.381)
10
1
0.32 (8.128)
0.30 (7.62)
0.145
(3.683)
MIN
11
PIN 1
15°
0
SEATING
PLANE
0.011 (0.28)
0.009 (0.23)
0.15 (3.8)
0.125 (3.18)
0.011 (0.28)
0.009 (0.23)
C1713–24–10/92
20-Pin Plastic DIP (P-Suffix)
15°
0.02 (0.5)
0.016 (0.14)
LEAD NO. 1 IDENTIFIED BY DOT OR NOTCH
LEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY 42.
0.11 (2.79)
0.09 (2.28)
0.07 (1.78)
0.05 (1.27)
SEATING
PLANE
0°
LEAD NO. 1 IDENTIFIED BY DOT OR NOTCH
LEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY 42.
20-Lead SOIC (S-Suffix)
11
20
0.299 (7.60)
0.291 (7.40)
0.419 (10.65)
0.404 (10.00)
PIN 1
1
10
0.512 (13.00)
0.496 (12.60)
0.107 (2.72)
0.089 (2.26)
0.050 (1.27)
BSC
0.022 (0.56)
0.014 (0.36)
0.015 (0.38)
0.007 (0.18)
0.034 (0.86)
0.018 (0.46)
PRINTED IN U.S.A.
0.011 (0.275)
0.005 (0.125)
–16–
REV. A

Polycopié de cours et d`exercices dirigés 2ème partie

Transcription

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